Tft-lcd驅動晶片版圖設計中降低寄生參數影響的方法
2023-04-23 04:17:31 1
專利名稱：Tft-lcd驅動晶片版圖設計中降低寄生參數影響的方法
技術領域：
本發明涉及一種TFT-IXD驅動晶片版圖設計中降低寄生參數影響的方法。
背景技術：
集成晶片的工藝層是晶片設計的重要組成部分。一層金屬搭在另一層金屬上面， 一個電晶體靠近另一個電晶體放置，而且這些電晶體全部都是在襯底上製作的。只要在工 藝製造中引入了兩種不同的工藝層，就會產生相應的寄生器件，這些寄生器件廣泛地分布 在晶片各處，無法避免。它會降低電路的速度，改變頻率響應或者一些意想不到的事情發 生。既然寄生是無法避免的，那麼電路設計者就要充分將這些因素考慮進去，儘量留一些餘 量，以便把寄生參數帶來的影響降至最低。
發明內容
有鑑於此，本發明的目的是提供一種TFT-IXD驅動晶片版圖設計中降低寄生參數 影響的方法，能有效的降低TFT-LCD驅動晶片版圖設計中存在的寄生參數，提高的晶片性 能。本發明採用以下技術方案實現，一種TFT-IXD驅動晶片版圖設計中降低寄生參數 影響的方法，其特徵在於包括減少寄生電容、降低寄生電阻、降低寄生電感及減少COMS器 件產生的寄生參數；所述減少寄生電容包括減小導線長度、選擇合適的金屬層及將敏感信 號隔離開；所述降低寄生電阻採用並聯布線的方法，將金屬線重疊形成並聯結構；所述減 少COMS器件產生的寄生參數即採用減少晶矽柵的串聯電阻。本發明在TFT-IXD驅動晶片版圖設計通過減少寄生電容、降低寄生電阻、降低寄 生電感及減少COMS器件產生的寄生參數等手段，實現有效的降低TFT-IXD驅動晶片版圖設 計中存在的寄生參數，進而提高的晶片性能，具有較好的使用價值。
具體實施例方式本發明提供一種一種TFT-IXD驅動晶片版圖設計中降低寄生參數影響的方法，其 特徵在於包括減少寄生電容、降低寄生電阻、降低寄生電感及減少COMS器件產生的寄生 參數；所述減少寄生電容包括減小導線長度、選擇合適的金屬層及將敏感信號隔離開；所 述降低寄生電阻採用並聯布線的方法，將金屬線重疊形成並聯結構；所述減少COMS器件產 生的寄生參數即採用減少晶矽柵的串聯電阻。所述的減少晶矽柵的串聯電阻是將多個晶體 矽分成多個指狀結構，然後用導線將它們並聯起來以降低電阻。為了讓一般技術人員更好的理解本發明，下面對本發明各方法進行簡單介紹 一、減少寄生電容寄生的含義就是本來沒有在那個地方設計電容，但由於布線構之間
總是有互容，就好像是寄生在布線之間的一樣，當晶片的工作頻率超過20MHz以上時，對芯 片的影響就非常的大了，TFT-LCD驅動晶片的工作頻率遠遠超出這個值，因此就不得不在布 置版圖時採用措施減小其對晶片影響。
以下的三種方法可以減少寄生電容
(1)、減小導線長度。導線長度小的話，與它相互作用而產生的電容例如金屬或者襯底 層的電容就會相應地減小。(2)、選擇合適的金屬層。起主要作用的電容通常是導線與襯底之間的電容。通常 情況下，最高金屬層所形成的電容總是最小的。電容大小與平板的間距成反比，一點距離的 變化就能引起很大的差別。另外值得注意的是並不是所有工藝的最高層金屬與襯底產生的 寄生電容都最小，它還與金屬層的寬度等其它因素有關。有些工藝中或許是M2對地的電容 要比M4的對地電容大，所以我們不能只憑直覺來判斷，一定要通過具體的計算來確認。(3)、將敏感信號隔離開。在模擬電路版圖設計中，我們經常會人為的將敏感信號 隔離開來，儘量避免在敏感電路上面走線，而只是將金屬線走在電路之間，這樣寄生的參數 就小一些且相對容易控制。二、降低寄生電阻由於導線都有一定的阻值，所以在線路中就會產生一定的寄生 阻值。例如，有一根信號線需要承載1毫安的電流，工藝手冊註明每微米可以走0.5毫安 的電流，那麼這根金屬層的寬度至少要2微米。我們來計算一下這根導線因為寄生電阻而 產生的IR壓降。導線的方塊阻Rsqu是0.05 Ω，R=Rsqu L/ff, V=IR,所以計算得知電壓 為50毫伏。它對於一個電壓非常敏感的電路來講就會有很大的影響。TFT-LCD驅動晶片 對電壓是非常的敏感的，導線上消耗掉太多的壓降的話，將會導致版圖的設計失敗。要降低 寄生電阻，可以採用並聯布線的辦法。一般情況下，厚的金屬線具有低的方塊電阻，可以將 這幾條金屬重疊形成並聯結構，大大降低了電阻。因此，並聯布線是降低大電流路徑電 阻的有效方法，而且還能節省一定的面積。三、降低寄生電感當你的電路是在一個真正的高頻的情況下工作時，導線也開始 存在了電感效應。在TFT-LCD的驅動晶片中，解決寄生電感的方法就是試著去模擬它，把它 當成電路中的一部分。首先需要儘早的完成布局，好讓電路設計者較早的看到導線究竟能 有多長，然後估計出可能引起的電感。版圖設計過程中尤其注意不要因為電感耦合而影響 其它部分。四、減少COMS器件產生的寄生參數CM0S電晶體，當源極或漏極上的電壓發生變 化時，阱電容會使這一變化變慢。當有一個電壓加到柵上時，柵電容會使它變慢。多晶矽柵 的串聯電阻與柵電容一起形成了一個RC時間常數，它使器件進一步變慢。幾乎器件的每一 個部分都有某種電容以某種方式使器件的操作變慢。減少CMOS器件寄生參數的技術就是 減少柵的串聯電阻。任何其它在內的寄生參數是沒有辦法改變的，解決的辦法就是降低多 晶矽柵的串聯電阻。降低了多晶矽柵的串聯電阻，就降低了 RC時間常數，從而改善了器件 的速度。我們可以通過把多晶矽柵分成多個「指狀「結構，然後用導線將它們並聯起來以 降低電阻。例如把器件分為兩個就可以把RC時間常數降低4倍。通過分成多個器件以及 源漏共享可以大大減小CMOS電晶體上的寄生參數影響。以上所述僅為本發明的較佳實施例，凡依本發明申請專利範圍所做的均等變化與 修飾，皆應屬本發明的涵蓋範圍。
權利要求
一種TFT-LCD驅動晶片版圖設計中降低寄生參數影響的方法，其特徵在於包括減少寄生電容、降低寄生電阻、降低寄生電感及減少COMS器件產生的寄生參數；所述減少寄生電容包括減小導線長度、選擇合適的金屬層及將敏感信號隔離開；所述降低寄生電阻採用並聯布線的方法，將金屬線重疊形成並聯結構；所述減少COMS器件產生的寄生參數即採用減少晶矽柵的串聯電阻。
2.根據權利要求1所述的TFT-LCD驅動晶片版圖設計中降低寄生參數影響的方法，其 特徵在於所述的減少晶矽柵的串聯電阻是將多個晶體矽分成多個指狀結構，然後用導線 將它們並聯起來以降低電阻。
全文摘要
本發明涉及一種TFT-LCD驅動晶片版圖設計中降低寄生參數影響的方法，其特徵在於包括減少寄生電容、降低寄生電阻、降低寄生電感及減少COMS器件產生的寄生參數；所述減少寄生電容包括減小導線長度、選擇合適的金屬層及將敏感信號隔離開；所述降低寄生電阻採用並聯布線的方法，將金屬線重疊形成並聯結構；所述減少COMS器件產生的寄生參數即採用減少晶矽柵的串聯電阻。本發明能有效的降低TFT-LCD驅動晶片版圖設計中存在的寄生參數，提高的晶片性能，具有較好的使用價值。
文檔編號G06F17/50GK101882181SQ20101023151
公開日2010年11月10日 申請日期2010年7月21日 優先權日2010年7月21日
發明者林康生, 陳品霞 申請人:博嘉聖(福州)微電子科技有限公司