通過低溫處理形成的umos半導體器件的製作方法

2023-04-23 00:41:41

專利名稱：通過低溫處理形成的umos半導體器件的製作方法
技術領域：
本申請總體上涉及半導體器件及這種器件的製造方法。更具體地，本申請描述了利用低溫處理形成的UMOS半導體器件。
背景技術：
包含集成電路(IC)的半導體器件或分離器件被用在包含電路板的多種電子裝置中。IC器件(或晶片，或分離器件)包括在半導體材料基板表面製造的微型化的電子電路。 該電路由許多層疊層構成，該層疊層包括包含能夠被擴散進基板(被稱作擴散層)的摻雜劑或被注入進基板(注入層)的離子的層。其它層為導體(多晶矽或金屬層)或導電層之間的連接部(過孔或接觸層)。IC器件或分離器件可以以使用多個步驟的組合的逐層處理來製造，該多個步驟包括生長層、成像、沉積、蝕刻、摻雜及清洗。矽晶片通常被用作基板，並且光刻法被用於標記待被摻雜的不同區域或用於沉積並限定多晶矽、絕緣體或金屬層。一種半導體器件，金屬氧化矽場效應電晶體(MOSFET)器件，可被廣泛用在包括汽車用電子設備、盤驅動器及電源的大量電子裝置中。通常，這些器件用作開關，並且它們被用於將電源連接至負載。一些MOSFET器件可被形成在基板中所製造的溝槽中。使溝槽結構有吸引力的一個特性就是電流垂直地流過MOSFET的溝道。這樣允許比電流水平流過溝道隨後垂直通過漏極的其它MOSFET具有更高的單位(cell)和/或電流溝道密度。更大的單位和/或電流溝道密度通常意味著基板的每單位面積可製造更多的MOSFET和/或電流溝道，從而提高了包含溝槽MOSFET的半導體器件的電流密度。

發明內容
本發明描述了已經使用低溫處理形成的UM0S(U形溝槽M0SFET)半導體器件。可在被用於產生溝槽的蝕刻處理之前形成UMOS結構的源區，這允許通過提前產生柵極氧化層氧化來將低溫材料結合在半導體器件中。因此，可取消在溝槽蝕刻後通常被執行的源極推進(source drive-in)和活化處理。所得的UMOS結構包含具有包括低溫介電材料的柵極絕緣層和包括低溫導電材料的柵極導體這二者的溝槽結構。在溝槽蝕刻之前形成源區可減小高溫處理所導致的問題，並且可減小自動摻雜，改善閾值電壓控制，減少空穴生成，並能夠摻入不能耐受高溫處理的諸如矽化物的材料。


根據附圖可更好理解下面的描述，其中圖1示出了 UMOS半導體器件的一些實施方式；圖2圖示了用於製造包含外延層的半導體結構的方法的一些實施方式；圖3示出了用於製造具有在溝槽中形成的柵極結構的半導體結構的方法的一些實施方式；圖4圖示了用於製造具有源極層和漏極層的半導體結構的方法的一些實施方式；
圖5圖示了用於製造包含外延層的半導體結構的方法的其它實施方式；圖6圖示了用於製造包含外延層的半導體結構的方法的其它實施方式；圖7圖示了用於製造包含外延層的半導體結構的方法的其它實施方式；圖8圖示了用於製造包含外延層的半導體結構的方法的其它實施方式；圖9圖示了用於製造包含外延層的半導體結構的方法的其它實施方式；圖10圖示了用於製造包含外延層的半導體結構的方法的其它實施方式；圖11圖示了用於製造包含外延層的半導體結構的方法的其它實施方式；圖12示出了用於製造具有在溝槽中形成的柵極結構的半導體結構的方法的其它實施方式；並且圖13示出了用於製造具有在溝槽和阱區中的柵極結構的半導體結構的方法的其它實施方式。附圖示出了半導體器件的特定方面及製造這種器件的方法。附圖與下面的描述一起示出並解釋了方法的原理及通過這些方法所製造的結構。在附圖中，為了清楚，層和區的厚度被放大。還應理解的是，當層、組件或基板被稱作在另一層、組件或基板「之上」時，其可直接在該另一層、組件或基板之上，或者也可以存在插入層。在不同附圖中，相同的參考標號表示相同的元件，因此，將不對它們進行重複描述。
具體實施例方式為了提供透徹的理解，下面的描述提供了詳盡的細節。然而，本領域技術人員應該理解，不採用這些詳盡細節，半導體器件及製造和使用這些器件的相關方法也可被實現並被使用。當然，半導體器件及相關方法可通過修改示出的器件而被應用於實踐，並且可與在工業中被通常使用的任意其它裝置和技術結合使用。例如，儘管描述涉及UMOS (U形溝槽M0SFET)半導體器件，但是其可以針對諸如靜電感應電晶體(SIT)、靜電感應閘流管 (SITh)、JFET、靜電感應器件及LDMOS器件的在溝槽中形成的其它半導體器件來進行修改。圖1 圖13中示出了半導體器件的一些實施方式及這些器件的製造方法。圖1 示出了已利用低溫處理形成的UMOS (U形溝槽M0SFET)結構。UMOS結構10包含被連接至漏極15的漏極金屬層20。UMOS結構10還包含重摻雜有η型摻雜劑的基板25。外延層30 在基板25上形成，並且輕摻雜有η型摻雜劑。在外延層30中形成了溝槽，並且包含具有柵極絕緣體35的導電柵極40的柵極結構被形成在溝槽中，並被連接至柵極45。在外延層的上部形成了重摻雜P型阱區50。在外延層上表面附近形成了重摻雜的η型源區55。源極金屬層60被形成在結構的上表面上，並被連接至源極65。在UMOS結構10中，如下所述，在形成溝槽和柵極結構之前，已經形成了源區和可選的阱區。如圖2所示，在某些實施方式中，製造這些UMOS結構的方法開始於首先設置半導體基板105時。本發明中可使用現有技術中已知的任何基板。合適的基板包括矽晶片、外延Si層、諸如在絕緣體上矽(SOI)技術中被使用的鍵合晶片、和/或非晶矽層，可以對所有基板都進行摻雜或不摻雜。而且，可使用包括Ge、SiGe, SiC、GaN, GaAs, InxGayAsz, AlxGay, Asz的用於電子器件的任意其它半導體材料和/或諸如III-V或II-VI及它們的變體的任意純淨或化合半導體。在某些實施方式中，基板105可被重摻雜有任意η型摻雜劑。基板105可包含位於基板105上表面的一個或多個外延(「印i」)Si層。在圖2所示的實施方式中，外延層包括第一外延層110、第二外延層120及第三外延層130。第一外延層110可使用現有技術中的已知的任意工藝(包括任意已知的外延沉積工藝)來設置。 外延層110可使用現有技術中已知的任意工藝被輕摻雜有η型摻雜劑。第二外延層120將被用於形成UMOS器件中的阱區。第二外延層120可使用現有技術中已知的任意工藝(包括使用從約900°C至約1000°C範圍的溫度的已知任意外延沉積工藝)來設置。第二外延層120可使用現有技術中已知的任意工藝來被重摻雜有ρ型摻雜劑。 在某些結構中，第二外延層120可被原位摻雜(in-situ doped)，同時被沉積到從約1 X IO17 原子/cm3至約3X IO17原子/cm3範圍的摻雜劑濃度。在其它結構中，第二外延層120可使用B原子被摻雜到約2 X IO17原子/cm3的濃度。第三外延層130將被用於形成UMOS器件中的源區。第三外延層130可使用現有技術中已知的任意工藝(包括在從約900°C至約1000°C範圍的溫度的已知任意外延沉積工藝)來設置。第三外延層130可使用現有技術中已知的任意工藝來被重摻雜有η型摻雜劑。在某些結構中，第三外延層130可被原位摻雜，同時被沉積到從約7Χ IOw原子/cm3至約2 X IO19原子/cm3範圍的摻雜劑濃度。在其它結構中，第三外延層130可使用P原子被摻雜到約IXlO2tl原子/cm3的濃度。由於可使用原位處理來形成第二和第三外延層中的摻雜劑，所以形成這些層不需要注入處理和高溫活化或推進(drive-in)處理。在某些結構中，第三外延層130中的摻雜劑濃度可能需要被提高至達到IX IOki原子/cm3的濃度。在這些結構中，可使用如現有技術中已知的淺源注入工藝(shallow source implant process)來提高此第三外延層130中的摻雜劑濃度。在某些情況下，在從約10KEV 至約100KEV範圍的能量的As和/或P原子的淺源注入可被用於將源極濃度提高至1 X IO20 原子/cm3。在形成了第二和第三外延層之後，可形成溝槽結構125。如圖3所示，溝槽125的底部可延伸進外延層110的任意處，甚至延伸進基板105。可通過已知的任意工藝來形成溝槽結構125。在某些實施方式中，可通過首先沉積一層期望的掩膜材料並隨後使用光刻和蝕刻處理將其圖案化從而在第三外延層130的上表面上形成掩膜135，因此，針對掩膜135形成了期望的圖案。在被用於產生溝槽125的蝕刻處理完成之後，在相鄰溝槽125之間形成了臺面結構155。可執行用於形成溝槽125的蝕刻處理直至溝槽125已在外延層中延伸了期望的深度和寬度。可控制溝槽125的深度和寬度以及寬度與深度的縱橫比，使得因此隨後沉積的氧化層被適當地填充進溝槽中，並避免溝槽中形成空穴。如圖3所示，然後可在溝槽125中形成柵極絕緣層145(或其它半絕緣材料)。在某些實施方式中，柵極絕緣層包括柵極氧化層145。可通過現有技術中已知的任意工藝來形成柵極氧化層145。在某些實施方式中，可通過現有技術中已知的任意沉積和蝕刻工藝來形成柵極氧化層145。在其它實施方式中，可通過在含氧空氣中對溝槽125進行氧化直到生長了期望厚度的柵極氧化層145來形成柵極氧化層145。隨後，可在柵極氧化層145上沉積導電層。導電層可包括現有技術中已知的任意導體和/或半導體材料，包括任意金屬、諸如CoSi2的矽化物、摻雜或不摻雜的多晶矽、或其組合。導電層可通過已知的任意沉積工藝來沉積，包括化學氣相沉積工藝(CVD、PECVD、 LPCVD)或使用期望的金屬作為濺射靶材的濺射工藝。可沉積導電層，使其填充並溢出溝槽125。隨後，可使用現有技術中已知的任意工藝從導電層形成柵極導體150。在某些實施方式中，可通過使用包括任意回蝕工藝的現有技術的任意已知工藝去除導電層的上部來形成柵極導體150。如圖3所示，去除處理的結果使溝槽125中的柵極氧化層145上留下了導電層(柵極導體150)。在某些結構中，如圖3所示，柵極導體150可被形成為使其上表面與外延層120的上表面基本上齊平。在其它結構中，柵極導體150可被形成為使其上表面不與外延層120的上表面基本上齊平。在某些結構中，柵極導體150的上表面可被覆蓋有上覆絕緣層。上覆絕緣層可為現有技術中已知的任意絕緣材料。在某些實施方式中，上覆絕緣層包括包含B和/或P 的任意介電材料，包括BPSG、PSG、或BSG材料。在某些實施方式中，上覆絕緣層可以使用任意CVD工藝來沉積，直至獲得期望的厚度。CVD工藝的實例包括PECVD、APCVD, SACVD, LPCVD、HDPCVD、或其組合。當在上覆絕緣層中使用BPSG、PSG、或BSG材料時，它們可被回流 (reflow)ο在這些結構中，去除上覆絕緣層的一部分，以留下絕緣帽。在圖3所示的實施方式中，可使用任意已知的掩膜和去除柵極導體150之外的位置中的材料的蝕刻處理來去除上覆絕緣層的不想要的部分。因此，在柵極導體150表面形成絕緣帽160。在圖3所示的實施方式中，可使用任意回蝕或平坦化處理去除上覆絕緣層，使得絕緣帽160被形成有與第三外延層130基本上齊平的上表面。接下來，如圖4所示，可在絕緣帽160和外延層130的上部表面沉積源極層170。 源極層170可包括現有技術中已知的任意導體和/或半導體材料，包括任意金屬、矽化物、 多晶矽、或其組合。可通過已知的任意沉積工藝沉積源極層170，包括化學氣相沉積工藝 (CVD、PECVD、LPCVD)或使用期望金屬作為濺射靶材的濺射工藝。在源極層170已被形成之後(或之前)，可使用現有技術中已知的任意工藝在基板105的背面形成漏極層180。在某些實施方式中，可通過使用包括研磨、拋光或蝕刻處理的現有技術中已知的任意工藝使基板105的背面變薄而在背面上形成漏極180。隨後，如圖 4所示，如現有技術中已知的一樣可在基板105背面沉積導電層，直至形成了期望厚度的漏極導電層。在其它實施方式中，可使用不同工藝形成UMOS結構。在這些實施方式中，如圖5所示，與上述第一外延層110相類似地(在基板205上)形成第一外延層210。但是，第一外延層210被生長得厚於第一外延層110。隨後，使用現有技術中已知的任意工藝將ρ型摻雜劑注入第一外延層210的上部，直至獲得期望的摻雜劑濃度。在某些結構中，在從約100KEV 至約200KEV範圍的高能量下注入摻雜劑。在其它結構中，在從約900KEV至約IMEV範圍的高能量下注入摻雜劑。隨後，使用現有技術中已知的任意工藝活化摻雜劑，從而推進並活化摻雜劑。在某些情況下，在從約900°C至約1000°C範圍的溫度下使用焙燒處理(furnace process)來活化摻雜劑。在其它情況下，可在從約250°C至約550°C範圍的溫度下使用微波加熱來活化摻雜劑。在這些實施方式中，如圖6所示，隨後與第三外延層130相類似地形成另一個外延層 230。隨後，可執行與上述的處理步驟類似的處理步驟來完成UMOS結構。在另一些實施方式中，可使用其它工藝形成UMOS結構。在這些實施方式的某些結構中，如圖7所示，與上述第一外延層110類似地(在基板305上)形成第一外延層310。 然而，第一外延層310被生長得比第一外延層110更厚。隨後，與第三外延層130類似地形成外延層330。在這些實施方式的其它結構中，如圖8所示，可使(在基板405上的)第一外延層410被生長到比第一外延層110甚至更大的厚度。在這些結構中，隨後在從約10KEV 至約100KEV範圍的低能量下將η型摻雜劑注入第一外延層410的上部，直至得到期望的摻雜劑濃度，從而形成摻雜劑層430。隨後，使用現有技術中已知的任意工藝活化摻雜劑區 430中的摻雜劑。在某些情況下，可在從約900°C至約1000°C範圍的溫度下使用焙燒處理來活化摻雜劑。在其它情況下，可在從約250°C至約550°C範圍的溫度下使用微波加熱來活化摻雜劑。在這些實施方式的兩種結構(S卩，圖7和圖8)中，隨後，如圖9和圖10所分別示出的一樣，在從約100KEV至約220KEV範圍的高能量下將ρ型摻雜劑注入第一外延層(310或 410)的中間部，直至獲得期望的摻雜劑濃度，從而形成摻雜劑區320或420。隨後，使用現有技術中已知的任意工藝來活化這些摻雜劑。在某些情況下，可在從約900°C至約1000°C範圍的溫度下使用焙燒處理來活化摻雜劑。在其它情況下，可在從約250°C至約550°C範圍的溫度下使用微波加熱來活化摻雜劑。在某些情況下，單次活化處理可被用於源極推進處理和阱推進處理這二者。隨後，可執行與上述的那些處理步驟類似的處理步驟，從而完成UMOS 結構。在另一些實施方式中，可使用另一些方法來形成UMOS結構。在這些實施方式的某些結構中，如圖11所示，與上述第一外延層110類似地(在基板505上)形成第一外延層 510。隨後，形成與外延層130類似的另一個外延層530。可是，在其它結構中，第一外延層 510可被生長到比第一外延層110更大的厚度。在這些結構中，隨後，與上述注入處理類似， 將η型摻雜劑注入第一外延層510的上部並進行活化。在這些實施方式中，如圖12所示，隨後可與被用於製造溝槽結構125的方法類似地來製造溝槽結構525。隨後可與製造柵極氧化層145的方法類似地來製造柵極氧化層 5450隨後可與製造柵極導體150的方法類似地來製造柵極導體550。隨後可與上述製造絕緣帽160的方法類似地來製造絕緣帽560。隨後，在從約100KEV至約220KEV範圍的高能量下將ρ型摻雜劑注入外延層510的中間部，直至獲得期望的摻雜劑濃度。隨後，使用現有技術中已知的任意工藝來活化這些摻雜劑，從而製造阱區520。在某些情況下，可在從約900°C至約1000°C範圍的溫度下使用焙燒處理來活化摻雜劑。在其它情況下，可在從約250°C至約550°C範圍的溫度下使用微波加熱來活化摻雜劑。隨後，可執行與上述的那些處理步驟類似的處理步驟以完成UMOS結構。這些製造方法具有幾個有用的特性。在被用於製造溝槽的蝕刻處理之前，這些處理形成了 UMOS半導體器件的源區。通過在製造柵極結構前形成源區，從而不再需要用於源極活化和推進處理的高溫處理(通常，約900°C或1000°C )。因此，可使用通常不能耐受活化和推進處理的高溫的低溫材料。這些低溫材料的實例包括諸如CoSi2或TiSi2的矽化物、 諸如黑金剛石 (Black Diamond )或珊瑚 (Coral )材料的低K值柵極介電材料、及自旋介電(SOG)材料。這些方法允許通過注入推進處理、原位外延處理、或淺注入外延處理來製造源區， 從而提高了表面摻雜。因此，對於低電壓器件而言，所述溝槽可被用於使臺面區中的源區與有源器件絕緣。同樣，在這些結構中可獲得對源區的嚴格的摻雜劑分布控制，其通過後續的氧化步驟被放鬆。也可在溝槽中已經形成了源極之前或之後，或在溝槽中已經形成了柵極之後執行阱注入處理。這些方法也可減小或消除在高溫源極活化和推進期間發生的自動摻雜。這種自動摻雜在源區中的矽材料被暴露於包含B和P的蝕刻電介質時發生。這些方法還可通過減少或消除源區中的摻雜劑經柵極側壁橫向散射進溝道區來改善閾值電壓(Vt)控制。當在形成了柵極導體後對源區進行摻雜時，可在柵極結構上面的凹部中出現這種橫向摻雜。這些方法也還允許通過使用低溫柵極氧化處理降低形成源極和阱結構所需的熱預算來更好地控制源極和阱的摻雜劑分布。這些方法也還允許在不氧化柵極材料的情況下通過As摻雜劑來提高溝槽之間的臺面區的氧化，正如在當前阱推進處理中經常使用的。氧化的提升可保護源區免受在通常覆蓋源區的厚氧化層上使用的大量的體蝕刻(heavy body etch)的損害。這些方法也能消除或減少空穴產生並從非晶Si或多晶Si柵極向柵極氧化層的遷移。在柵極形成後的源極活化和推進過程中所遭遇的高溫期間，非晶Si或多晶Si的漏極可在柵極導體材料中移動並產生空穴。需要理解的是，本文所提供的所有材料類型僅用於說明的目的。因此，本文所描述的實施方式中的各種介電層中一個或多個可包括低k值或高k值介電材料。同樣，儘管針對η型和ρ型摻雜劑指定了具體的摻雜劑，但是可在半導體器件中使用任意其它已知的η 型和P型摻雜劑(或這種摻雜劑的組合)。而且，儘管參照具體導電類型(P或N)描述了本發明的器件，但是可通過適當修改來用相同類型的摻雜劑的組合或者用相反的導電類型 (分別是N或P)構成所述器件。在某些實施方式中，半導體器件的製造方法包括設置重摻雜有第一導電類型的摻雜劑的半導體基板；在基板上設置外延層，該外延層被輕摻雜有第一導電類型的摻雜劑； 設置形成在外延層中的溝槽，該溝槽包含包括低溫介電材料的柵極絕緣層和包括低溫導電材料的柵極導體；設置被重摻雜有第二導電類型的摻雜劑的阱區；並設置重摻雜有第一導電類型的摻雜劑的源區。在某些實施方式中，半導體器件的製造方法包括被重摻雜有第一導電類型的摻雜劑的半導體基板；在基板上形成第一外延層，該外延層被輕摻雜有第一導電類型的摻雜劑；通過以一定的摻雜劑濃度生長第二外延層或通過將第一導電類型的摻雜劑注入第一外延層的上部並隨後活化摻雜劑從而獲取上述一定的摻雜劑濃度來形成被重摻雜有第一導電類型的摻雜劑的源區；在外延層中形成的溝槽；在該溝槽的底部和側壁上形成柵極絕緣層，該柵極絕緣層包括低溫絕緣材料；並在柵極絕緣層上形成包括低溫導電材料的柵極導體。除了前面指示的任意修改之外，在不違背本說明書的宗旨和範圍的情況下，本領域技術人員還可設計多種其它的變形和可選設置，所附權利要求意在涵蓋這些修改和設置。因此，儘管上面已經結合了當前被認為是最實際和優選的方面具體而詳細地描述了信息，對本領域的普通技術人員顯而易見的是，在不違背本文給出的原理和思想的情況下，可以進行多種修改(包括但不被限於操作和使用的形式、功能、方式)。而且，如本文所使用的一樣，實例僅為說明性的，而不應被理解為對任意方式的限定。
權利要求
1.一種半導體器件，包括半導體基板，重摻雜有第一導電類型的摻雜劑；外延層，位於所述基板上，所述外延層被輕摻雜有所述第一導電類型的摻雜劑； 溝槽，形成在所述外延層中，所述溝槽包含包括低溫介電材料的柵極絕緣層和包括低溫導電材料的柵極導體；阱區，重摻雜有第二導電類型的摻雜劑；以及源區，重摻雜有所述第一導電類型的摻雜劑。
2.根據權利要求1所述的器件，其中，所述第一導電類型的摻雜劑為η型摻雜劑，且所述第二導電類型的摻雜劑為P型摻雜劑。
3.根據權利要求1所述的器件，還包括與所述源區接觸的導電源極層和與所述基板的底部接觸的導電漏極層。
4.根據權利要求1所述的器件，其中，用在所述柵極絕緣層中的所述低溫介電材料包括SOG材料、黑金剛石 或珊瑚 材料。
5.根據權利要求4所述的器件，其中，所述低溫介電材料包括黑金剛石 、珊瑚 、或其組合。
6.根據權利要求1所述的器件，其中，用在所述柵極中的所述低溫導電材料包括矽化物。
7.根據權利要求6所述的器件，其中，所述低溫導電材料包括TiSi2、CoSi2、或其組合。
8.根據權利要求6所述的器件，其中，所述低溫導電材料包括CoSi2。
9.一種UMOS半導體器件，包括半導體基板，重摻雜有第一導電類型的摻雜劑；外延層，位於所述基板上，所述外延層被輕摻雜有所述第一導電類型的摻雜劑； 溝槽，形成在所述外延層中，所述溝槽包含包括低溫介電材料的柵極絕緣層和包括低溫導電材料的柵極導體；阱區，重摻雜有第二導電類型的摻雜劑；以及源區，重摻雜有所述第一導電類型的摻雜劑。
10.根據權利要求9所述的器件，其中，所述第一導電類型的摻雜劑為η型摻雜劑，且所述第二導電類型的摻雜劑為P型摻雜劑。
11.根據權利要求9所述的器件，還包括與所述源區接觸的導電源極層和與所述基板的底部接觸的導電漏極層。
12.根據權利要求9所述的器件，其中，用在所述柵極絕緣層中的所述低溫介電材料包括SOG材料、黑金剛石 或珊瑚 材料。
13.根據權利要求12所述的器件，其中，所述低溫介電材料包括黑金剛石 、珊瑚 、或其組合。
14.根據權利要求9所述的器件，其中，用在所述柵極中的所述低溫導電材料包括矽化物。
15.根據權利要求14所述的器件，其中，所述低溫導電材料包括TiSi2、CoSi2、或其組合。
16.根據權利要求15所述的器件，其中，所述低溫導電材料包括CoSi2。
17.一種包含半導體器件的電子裝置，包括 電路板；以及半導體器件，電連接至所述電路板，所述半導體器件包括 半導體基板，重摻雜有第一導電類型的摻雜劑；外延層，位於所述基板上，所述外延層被輕摻雜有所述第一導電類型的摻雜劑； 溝槽，形成在所述外延層中，所述溝槽包含包括低溫介電材料的柵極絕緣層和包括低溫導電材料的柵極導體；阱區，重摻雜有第二導電類型的摻雜劑；以及源區，重摻雜有所述第一導電類型的摻雜劑。
18.根據權利要求17所述的裝置，其中，所述第一導電類型的摻雜劑為η型摻雜劑，且所述第二導電類型的摻雜劑為P型摻雜劑。
19.根據權利要求17所述的裝置，還包括與所述源區接觸的導電源極層和與所述基板的底部接觸的導電漏極層。
20.根據權利要求17所述的裝置，其中，用在所述柵極絕緣層中的所述低溫介電材料包括SOG材料、黑金剛石 或珊瑚 材料。
21.根據權利要求20所述的裝置，其中，所述低溫介電材料包括黑金剛石 、珊瑚 、或其組合。
22.根據權利要求17所述的裝置，其中，用在所述柵極中的所述低溫導電材料包括矽化物。
23.根據權利要求22所述的裝置，其中，所述低溫導電材料包括TiSi2、CoSi2、或其組合 O
24.根據權利要求23所述的裝置，其中，所述低溫導電材料包括CoSi2。
全文摘要
本發明描述了一種通過低溫處理形成的UMOS(U形溝槽MOSFET)半導體器件。該UMOS結構的源區可在用於產生溝槽的蝕刻處理之前形成，這允許通過提前產生柵極氧化層氧化來將低溫材料結合在所述半導體器件中。因此，可消除通常在溝槽蝕刻後被執行的源極推進和活化處理。所得UMOS結構包含具有包括低溫介電材料的柵極絕緣層和包括低溫導電材料的柵極導體這二者的溝槽結構。在溝槽蝕刻之前形成所述源區可減小由高溫處理所導致的問題，並可減少自動摻雜，改善閾值電壓控制，減少空穴生成，並能夠摻入不能耐受高溫處理的諸如矽化物的材料。還描述了其它實施方式。
文檔編號H01L29/78GK102446973SQ20111030032
公開日2012年5月9日 申請日期2011年9月28日 優先權日2010年9月30日
發明者羅伯特·J·普泰爾 申請人:飛兆半導體公司