橫向雙擴散場效應電晶體及含有它的集成電路的製作方法
2023-04-22 18:28:06
專利名稱：橫向雙擴散場效應電晶體及含有它的集成電路的製作方法
技術領域：
本發明涉及橫向雙擴散場效應電晶體，尤其涉及橫向雙擴散MOS電晶體。
本發明還涉及具有這種橫向雙擴散場效應電晶體的集成電路。
背景技術：
最近幾年中，隨著多功能電子設備的改進，為此所使用的半導體器件也變得多樣化，且要求半導體器件具有高擊穿電壓、高功率、小型化和低功耗。為了實現低功耗，所需的是具有低導通電阻的電晶體。
圖6示出一般的橫向雙擴散MOS電晶體(例如，見JP H08-321614 A)的橫截面結構。該橫向雙擴散MOS電晶體是N-溝道MOS電晶體，它形成於P-襯底101的表面設置的輕摻雜N-阱擴散層102上。該橫向雙擴散MOS電晶體由P-基體(P-body)擴散層103、經由柵氧化物104在N+源擴散層106和N-阱擴散層102的表面上形成的柵電極105、以及以自對準方式跨柵電極105形成的N+源擴散層106和N+漏擴散層107組成。作為P-基體擴散層103中緊貼在柵電極105之下的表面部分且在N+源擴散層106和N-阱擴散層102之間的區域是溝道區，而N-阱擴散層102的表面部分是漂移漏區。注意，P-基體擴散層103通過未示出的互連經由P+擴散層108與N+擴散層106短路。因此，使P-基體擴散層103和N+源擴散層106的電位相等，由此防止了寄生NPN電晶體的工作。
圖7A示出一般的橫向雙擴散MOS電晶體中柵電極G、源擴散層S和漏擴散層D的平面圖案布局。在該平面圖案布局中，在一個方向(圖7A中的垂直方向)互相平行地延伸的源擴散層S和漏擴散層D在與該一個方向垂直的方向上交替地放置。柵電極G覆蓋源擴散層S和漏擴散層D之間的溝道區。
MOS電晶體的導通電阻與它的尺寸緊密相關，即，較大的尺寸可減小導通電阻，但這導致晶片尺寸和製造成本的增加。因此，通常基於每單位面積的導通電阻Ron*A來討論電晶體的性能。為了減小Ron*A，提出了如圖7B所示的平面圖案布局。在這個平面圖案布局中，源擴散層S和漏擴散層D是正方形區，且漏擴散層D被放置成使它面向給定源擴散層S的四側。在這種情況下，漏電流流動路線的數量是固定的，因此可減小Ron*A。
要求橫向雙擴散MOS電晶體具有對於同樣面積的低導通電阻和高漏擊穿電壓。在圖6的結構中，擊穿電壓(在下文中指的是漏擊穿電壓)由P-基體擴散層103和N+漏擴散層107之間的距離(漂移漏區的長度)及N-阱擴散層102的濃度來確定。較長的漂移漏區和較低的N-阱擴散層102的濃度增大擊穿電壓。例如，如果通過增大N-阱擴散層102的濃度來減小對於同樣面積的導通電阻，則減小了擊穿電壓。可以說擊穿電壓和導通電阻是折衷的關係。
為了增加對於同樣面積的漂移漏區的長度，傳統的建議有如圖8所示將N-阱擴散層102中沿N+漏擴散層107的一部分氧化以形成LOCOS(局部氧化物)110；以及如圖9所示形成深溝111以進一步加深LOCOS 110。
然而，在如圖8和圖9所示的形成LOCOS 10的情況下，電場可能集中在LOCOS 110的邊緣，導致擊穿電壓的減小。特別地，在採用圖7B的平面圖案布局的情況下，電場集中在漏擴散層D的拐角部分附近，因此進一步減小擊穿電壓。這導致了不能增大擊穿電壓的問題。
發明內容
本發明的一個目的是提供一種具有高擊穿電壓和低導通電阻的橫向雙擴散場效應電晶體。
本發明的另一目的是提供一種含有這種橫向雙擴散場效應電晶體的集成電路。
為了實現這些目的，本發明提供了一種橫向雙擴散場效應電晶體，包括利用基本為矩形的圖案在第一導電類型的半導體層的表面上形成的第二導電類型基體擴散層；在基體擴散層中佔據該基體擴散層的一部分表面的區域中形成的第一導電類型源擴散層；在第一導電類型半導體層的表面上以一距離圍繞該基體擴散層的區域中形成的第一導電類型漏擴散層；以及經由柵絕緣膜至少覆蓋源擴散層和漏擴散層之間的半導體層的表面的柵電極，
其中，該柵絕緣膜包括覆蓋源擴散層直到超過基體擴散層圖案的區域的第一柵絕緣膜、及具有比第一柵絕緣膜的膜厚大的膜厚並覆蓋比由第一柵絕緣膜覆蓋的區域更接近漏擴散層的區域的第二柵絕緣膜，其中，該第一柵絕緣膜和第二柵絕緣膜之間的界線由與基體擴散層的圖案的一側平行的直線部分和以一距離圍繞該基體擴散層的圖案的頂點的拐角部分組成，以及其中，該基體擴散層的圖案的頂點與該界線的拐角部分之間的距離等於或小於該基體擴散層的圖案的一側與該界線的直線部分之間的距離。
例如，在這種情況下，「第一導電類型」表示N型，而「第二導電類型」表示P型。與之相反，「第一導電類型」可表示P型，而「第二導電類型」可表示N型。
在本發明的橫向雙擴散場效應電晶體中，柵絕緣膜包括覆蓋源擴散層直到超過基體擴散層的圖案的區域的第一柵絕緣膜、及具有比第一柵絕緣膜的膜厚大的膜厚且覆蓋比由第一柵絕緣膜覆蓋的區域更接近漏擴散層的區域的第二柵絕緣膜。因此，在源擴散層和漏擴散層之間的半導體層的表面的一部分，即緊貼在第一柵絕緣膜和第二柵絕緣膜之間的界線的直線部分之下的部分中，與僅從第一柵絕緣膜形成柵絕緣膜的情況相比，在工作期間能緩和電場。
此外，在源擴散層和漏擴散層之間的半導體層的表面的一部分，即緊貼在第一柵絕緣膜和第二柵絕緣膜之間的界線的直線部分之下的部分中，基體擴散層的圖案的頂點與界線的拐角部分之間的距離等於或小於基體擴散層的圖案的一側與界線的直線部分之間的距離。因此，與前一距離大於後一距離的情況相比，可在工作期間緩和電場。因此，界線的拐角部分將不會減小擊穿電壓(下文中指的是漏擊穿電壓)。
結果，本發明的橫向雙擴散場效應電晶體具有高擊穿電壓。此外，因為漏擴散層圍繞源擴散層，因此本發明的橫向雙擴散場效應電晶體具有低導通電阻。
第一導電類型半導體層較佳地形成於在第二導電類型半導體襯底上。半導體襯底的存在可提供機械強度。
第一導電類型半導體層可以是以在第二導電類型半導體襯底的表面擴散的雜質形成的擴散層。
在一個實施例的橫向雙擴散場效應電晶體中，第一導電類型半導體層是通過外延生長在第二導電類型半導體襯底上形成的外延層。
該實施例中的橫向雙擴散場效應電晶體易於在一公共半導體襯底上與雙極電晶體一起製造。
在一個實施例的橫向雙擴散場效應電晶體中，在基體擴散層和漏擴散層之間並且沿漏擴散層的區域中形成延續到第二柵絕緣膜的LOCOS。
在該實施例的橫向雙擴散場效應電晶體中，LOCOS(局部氧化物)的存在使對於相同的面積顯著增大基體擴散層和漏擴散層之間的半導體層(漂移漏區)的表面的長度成為可能，因此能獲得更高的擊穿電壓。
注意，LOCOS的膜厚較佳地應大於第二柵絕緣膜的厚度。
在一個實施例的橫向雙擴散場效應電晶體中，界線的各個拐角部分是與延續到拐角部分的兩直線部分傾斜交叉的線段。
在該實施例的橫向雙擴散場效應電晶體中，基體擴散層的圖案的頂點與界線的相應拐角部分之間的距離等於或小於基體擴散層的圖案的一側與界線的直線部分之間的距離。
在一個實施例的橫向雙擴散場效應電晶體中，界線的各個拐角部分是圍繞基體擴散層圖案的相應頂點的圓弧。
在該實施例的橫向雙擴散場效應電晶體中，基體擴散層的圖案的頂點與界線的相應拐角部分之間的距離等於基體擴散層的圖案的一側與界線的直線部分之間的距離。
在一個實施例的橫向雙擴散場效應電晶體中，界線與LOCOS之間的距離沿圍繞基體擴散層的方向是恆定的。
在該實施例的橫向雙擴散場效應電晶體中，界線與LOCOS之間的距離沿圍繞基體擴散層的方向是恆定的，因此能獲得更高的擊穿電壓。
公眾已知的集成電路包括通過將具有某一特定漏擊穿電壓的第一類型場效應電晶體和具有比第一類型場效應電晶體的擊穿電壓高的擊穿電壓的第二類型場效應電晶體以集成的方式安裝在一公共半導體襯底上而形成的集成電路。在這一集成電路中，將第二類型場效應電晶體中的柵絕緣膜的膜厚設為大於第一類型場效應電晶體中的柵絕緣膜的膜厚以獲得高漏擊穿電壓。
因此，本發明的集成電路至少包括根據權利要求1的橫向雙擴散場效應電晶體；以及包含具有基本恆定的膜厚的柵絕緣膜及互不相同的漏擊穿電壓的第一類型和第二類型場效應電晶體，各個電晶體在一公共半導體襯底上形成，
其中，該橫向雙擴散場效應電晶體中的第一柵絕緣膜的膜厚與具有某一特定漏擊穿電壓的第一類型場效應電晶體中的柵絕緣膜的膜厚基本相同，以及其中，該橫向雙擴散場效應電晶體中的第二柵絕緣膜的膜厚與具有比第一類型場效應電晶體的漏擊穿電壓高的漏擊穿電壓的第二類型場效應電晶體中的柵絕緣膜的膜厚基本相同。
在本發明的集成電路中，本發明的橫向雙擴散場效應電晶體的第一柵絕緣膜可與第一類型場效應電晶體的柵絕緣膜同時形成，此外本發明的橫向雙擴散場效應電晶體的第二柵絕緣膜可與第二類型場效應電晶體的柵絕緣膜同時形成。因此，可減少製造步驟並降低製造成本。
閱讀下文給出的詳細描述和僅作為說明給出的附圖將會更充分地理解本發明，因此該詳細描述和附圖不是本發明的限制，附圖中圖1是示出本發明的一個實施例中的橫向雙擴散MOS電晶體的橫截面結構的簡化視圖；圖2A到2D是解釋橫向雙擴散MOS電晶體的製造步驟的視圖；圖3A是示出本發明的橫向雙擴散MOS電晶體的主要部分的橫截面結構的視圖及其對應於該橫截面結構的平面圖案布局；圖3B是示出本發明的一個實施例中的橫向雙擴散MOS電晶體的平面圖案布局圖；圖3C是示出本發明的另一個實施例中的橫向雙擴散MOS電晶體的平面圖案布局圖；圖4是示出橫向雙擴散MOS電晶體的N-阱擴散層中的電位分布的視圖；圖5是示出在P-型襯底上的N-型外延層內形成橫向雙擴散MOS電晶體的例子的示圖；圖6是示出傳統的橫向雙擴散MOS電晶體的橫截面結構的視圖；圖7A和7B是示出傳統的橫向雙擴散MOS電晶體的平面圖案布局的視圖；以及圖8到9是示出傳統的橫向雙擴散MOS電晶體的橫截面結構的視圖。
具體實施例方式
以下結合各實施例參考附圖詳細描述本發明。
圖3A的上半部分示出本發明的橫向雙擴散MOS電晶體的主要部分的橫截面結構，而圖3A的下半部分示出對應於該橫截面結構的橫向雙擴散MOS電晶體的平面圖案布局。
橫向雙擴散MOS電晶體(它是N-溝道MOS電晶體)形成於輕摻雜N-阱擴散層2上，輕摻雜N-阱擴散層2是用N-型雜質在P-型襯底1的表面上擴散而形成的。橫向雙擴散MOS電晶體包括利用矩形圖案在N-阱擴散層2的表面上形成的P-基體擴散層3、利用矩形圖案在P-基體擴散層3的中心部分形成的N+源擴散層6、以及利用類似框架的圖案在N-阱擴散層2的表面的圍繞P-基體擴散層3的區域中形成的N+漏擴散層7。
用通過用作柵絕緣膜的柵氧化物4a、4b而形成為框架形圖案的柵電極5(框架的內和外邊緣在該平面圖案布局中由交替的長線和兩條短虛線示出)覆蓋N+源擴散層6和N+漏擴散層7之間的N-阱擴散層2的表面部分。
柵氧化物包括覆蓋N+源擴散層6直到超過P-基體擴散層3的圖案的區域的第一柵氧化物4b、以及具有比第一柵氧化物4b的膜厚大的膜厚並覆蓋比由第一柵氧化物4b覆蓋的區域更接近N+漏擴散層7的區域的第二柵氧化物4a。
在N-阱擴散層2的表面沿N+漏擴散層7的區域中形成延續到第二柵氧化物4a的LOCOS(局部氧化物)10。LOCOS(局部氧化物)10具有比第二柵氧化物4a的膜厚大的膜厚。
作為P-基體擴散層3中緊貼在柵電極5之下的表面部分並位於N+源擴散層6和N-阱擴散層2之間的區域3a構成溝道區，而N-阱擴散層2的表面部分2a構成漂移漏區。注意，P-基體擴散層3通過未示出的互連經由P+擴散層8與N+源擴散層6短路。因此，使P-基體擴散層3和N+源擴散層6的電位相等，由此防止了寄生NPN電晶體的工作。
此外，橫向雙擴散MOS電晶體具有公眾已知的電極、互連、場薄膜和外塗層，儘管為了簡化起見在圖中省略了這些組成元件。
在圖3A的例子中，第一柵氧化物4b和第二柵氧化物4a之間的界線13形成對應於在四個方向(圖中的上、下、左、右的方向)上擴大了X的P-基體擴散層3的圖案的尺寸的矩形圖案。LOCOS 10的圖案是框架形，並且其內邊緣形成對應於在四個方向上擴大某一特定量的界線13的圖案的矩形圖案。
在這個結構中，在工作期間，N-阱擴散層2有如圖4所示的電壓分布20。即，電場21集中在緊貼在第一柵氧化物4b和第二柵氧化物4a之間的界線13之下的部分中。結果，從P-基體擴散層3到界線13的距離X對擊穿電壓(下文中指的是漏擊穿電壓)施加的影響最大，並且較大的距離X減小擊穿電壓，而較小的距離X增大擊穿電壓。
在圖3A所示的例子中，界線13的拐角部分13c在對應於的P-基體擴散層3的圖案的側面的直線部分13n的延伸部分上。因此，在界線13的拐角部分13c，離P-基體擴散層3的距離X變大(X′)。因此，界線13的拐角部分13c使整個器件的擊穿電壓減小。
如果使距離X太小以致於P-基體擴散層3和第二氧化矽4a互相重疊，則閾電壓Vth改變且工藝偏移變得更大。此外，較小的距離X意味著薄的第一柵氧化物4b所佔的區域縮短，且因為這使得在通電期間生成的N-型反型層變薄，所以增大了導通電阻。
因此，如圖3B所示，在本發明的一個實施例的橫向雙擴散MOS電晶體中，使界線13的每一拐角區13r成為以P-基體擴散層3的圖案的每一對應的頂點為圓心的1/4圓弧。LOCOS 10的圖案作為一個整體採用框架形，其內邊緣形成對應於在四個方向(圖中上、下、左、右的方向)上擴大一指定量Y的界線13的圖案的尺寸的圖案。即，LOCOS 10的圖案的各個拐角10r採用1/4圓弧的形狀，此圓弧與界線13中其對應的拐角區13r共有同一圓心。其它特徵與圖3A所示的相同。
根據該結構，P-基體擴散層3的圖案的頂點與界線13中其對應的拐角部分13r之間的距離X等於P-基體擴散層3的圖案的一側與界線13的直線部分13n之間的距離X。因此，與前一距離超過後一距離的情況相比，減輕了工作期間的場效應。因此，界線13的拐角部分13r不會減小擊穿電壓。
結果，橫向雙擴散MOS電晶體獲得高擊穿電壓。此外，LOCOS 10的存在使對於相等的面積顯著增大漂移漏區2a的長度從而獲得較高擊穿電壓成為可能。此外，因為橫向雙擴散MOS電晶體具有以N+漏擴散層7圍繞的N+源擴散層6，所以獲得了低導通電阻。
圖1示出了圖3B所示的橫向雙擴散MOS電晶體的橫截面結構，其中為了簡化起見而省略P+擴散層8的左側。現在參考對應於圖1的圖2A和2B給出用於製造該橫向雙擴散MOS電晶體的方法的描述。
首先，如圖2A所示，向P-型半導體襯底1內離子注入約1×1013原子/cm2的磷，然後在1200℃進行600分鐘的滲入處理以形成N-阱擴散層2。然後，離子注入約3×1013原子/cm2的硼以形成用作溝道區的P-基體擴散層3。
接著，如圖2B所示，進行氧化以形成具有厚度約為80nm的氧化矽4a。在襯底表面上，用氮化矽覆蓋活性區(不包括LOCOS形成區的區域)，並進行LOCOS氧化以用上述圖案形成LOCOS 10。然後，進行光刻和蝕刻以去除襯底表面上將設置氧化矽4b的區域中的氧化物。然後，再次進行氧化以形成厚度約為30nm的氧化矽4b。
接著，如圖2C所示，形成多晶矽5以作為柵氧化物覆蓋氧化矽4a、4b，並將多晶矽5加工成柵電極圖案。將P-基體擴散層3的表面上用柵電極5覆蓋的區域用作溝道區。因為柵電極5和溝道區之間僅存在氧化矽4b，所以實際上僅氧化矽4b起柵氧化物的作用。氧化矽4a主要起緩和LOCOS 10邊緣附近的電場及增大擊穿電壓的作用。
接下來，如圖2D所示，以相對於柵電極5自對準的方式離子注入約6×1015原子/cm2的磷以形成N+源擴散層6和N+漏擴散層7。然後，形成P+擴散層8以使P-基體擴散層3的電位穩定。為了防止寄生NPN電晶體工作，N+源擴散層6和P+擴散層8通過未示出的互連短路。
由此，製造了橫向雙擴散MOS電晶體。
圖3C示出另一實施例中的橫向雙擴散MOS電晶體的平面圖案布局。
第一柵氧化物4b和第二柵氧化物4a之間的界線13的拐角部分可在拐角部分不與P-基體擴散層3重疊的範圍內靠近P-基體擴散層3。因此，在圖3C的例子中，界線13的每一拐角13t可以是與兩直線部分13n傾斜交叉的線段，13n延續到拐角部分13t。此外，LOCOS 10的內邊緣形成了對應於在四個方向(圖中上、下、左、右的方向)上擴大一指定量Y的界線13的圖案的尺寸的圖案。即，LOCOS 10的圖案的每一拐角部分10t與界線13中其對應的拐角區部分13t平行。其它特徵與圖3B所示的相同。
根據這一結構，P-基體擴散層3的圖案的頂點與界線13中其對應的拐角部分13t之間的距離X″等於或小於P-基體擴散層3的圖案的一側和界線13的直線部分13n之間的距離X。因此，與前一距離X″超過後一距離X的情況相比，減輕了工作期間的場效應。因此，界線13的拐角部分13r將不減小擊穿電壓。
結果，該橫向雙擴散MOS電晶體獲得了高擊穿電壓。此外，LOCOS 10的存在使對於相同的面積顯著增加漂移漏區2a的長度從而獲得更高的擊穿電壓成為可能。此外，因為該橫向雙擴散MOS電晶體具有以N+漏擴散層7圍繞的N+源擴散層6，所以獲得了低導通電阻。
即使由於由光刻等定位所引起的工藝偏差而使界線13(即，第二柵氧化物4a)的拐角部分13t應與P-基體擴散層3重疊，第二柵氧化物4a佔據P-基體擴散層3的範圍也很小。因此，重疊對閾電壓Vth的影響很小，且因此閾電壓Vth不會經受任何大的變化。重疊對導通電阻的影響也很小，因此導通電壓也不會經受任何大的變化。
雖然在上述例子的每一個中，橫向雙擴散MOS電晶體形成於P-型半導體襯底1中的N-阱擴散層2上，但自然應該理解，本發明不限於此。例如，如圖5所示，橫向雙擴散MOS電晶體可形成於P-型半導體襯底1上所形成的N型外延層9中。儘管為了簡化起見與圖1一樣在圖5中省略了P+擴散層8的左側部分，但實際的橫向雙擴散MOS電晶體被構造成關於P-型擴散層8對稱。
通常，當將MOS電晶體和雙極電晶體以集成的狀態安裝到一公共半導體襯底上時，為了改善模擬特性，有時在該半導體襯底上形成N-型外延層9。在這種情況下，如圖5所示，在N-型外延層9上形成N-型漂移漏區(N-阱擴散層)，或取決於濃度直接將N-型外延層9用作N-型漂移漏區。因此，該橫向雙擴散MOS電晶體能與雙極電晶體一起製造在公共半導體襯底上。
雖然在上述例子的每一個中，該橫向雙擴散MOS電晶體是N-溝道MOS電晶體，但自然應該理解，本發明不限於此。可互換每一部分的導電類型(N型和P型)以形成P-溝道MOS電晶體。
通常有包含具有某一特定漏擊穿電壓的第一類型MOS電晶體(下文稱為「普通MOS電晶體」)以及具有比第一類型MOS電晶體的漏擊穿電壓高的漏擊穿電壓的第二類型MOS電晶體(下文稱為「高擊穿電壓MOS電晶體」)的集成電路，其中各個電晶體以集成的狀態安裝到一公共半導體襯底上。在這一集成電路中，將高擊穿電壓MOS電晶體中的柵絕緣膜的膜厚設為大於普通MOS電晶體中的柵絕緣膜的膜厚以獲得高漏擊穿電壓。
在將一個實施例的橫向雙擴散MOS電晶體結合到這一集成電路中的情況下，較佳的是將橫向雙擴散MOS電晶體中的第一柵氧化物4b的膜厚設為基本上等於普通MOS電晶體中的柵氧化物的膜厚，並將橫向雙擴散MOS電晶體中的第二柵氧化物4a的膜厚設為基本上等於高擊穿電壓MOS電晶體中的柵氧化物的膜厚。
在這一情況下，該橫向雙擴散MOS電晶體的第一柵氧化物4b可與普通MOS電晶體的柵氧化物同時形成，並且該橫向雙擴散MOS電晶體的第二柵氧化物4a可與高擊穿電壓MOS電晶體的柵氧化物同時形成。因此，可減少製造步驟並降低製造成本。
在上述例子的每一個中，柵絕緣膜是柵氧化物，即，氧化矽，且橫向雙擴散場效應電晶體是MOS電晶體。然而，自然應該理解，本發明不限於此，並且可採用其它材料作為柵氧化膜。
由此描述了本發明，顯而易見的是可按多種方式改變本發明。這些改變並不被視作背離本發明的精神和範圍，且對於本領域的技術人員顯而易見所有這些修改都旨在包含在所附權利要求書的範圍內。
權利要求
1.一種橫向雙擴散場效應電晶體，包括利用基本為矩形的圖案在第一導電類型半導體層的表面上形成的第二導電類型基體擴散層；在所述基體擴散層區中佔據所述基體擴散層的表面的一部分的區域中形成的第一導電類型源擴散層；在所述第一導電類型半導體層的表面的以一距離圍繞所述基體擴散層的區域中形成的第一導電類型漏擴散層；以及經由柵絕緣膜至少覆蓋所述源擴散層和所述漏擴散層之間的半導體層的表面的柵電極，其中，所述柵絕緣膜包括覆蓋所述源擴散層直到超過所述基體擴散層圖案的區域的第一柵絕緣膜、以及具有比所述第一柵絕緣膜的膜厚大的膜厚且覆蓋比所述第一柵絕緣膜覆蓋的區域更接近所述漏擴散層的區域的第二柵絕緣膜，其中，所述第一柵絕緣膜與所述第二柵絕緣膜之間的界線由與所述基體擴散層的圖案的一側平行的直線部分以及以一距離圍繞所述基體擴散層的圖案的頂點的拐角部分組成，以及其中，所述基體擴散層的圖案的頂點與所述界線的拐角部分之間的距離等於或小於所述基體擴散層的圖案的一側和所述界線的直線部分之間的距離。
2.如權利要求1所述的橫向雙擴散場效應電晶體，其特徵在於所述第一導電類型半導體層是通過外延生長在第二導電類型半導體襯底上形成的外延層。
3.如權利要求1所述的橫向雙擴散場效應電晶體，其特徵在於在所述基體擴散層和所述漏擴散層之間沿所述漏擴散層的區域中形成延續到所述第二柵絕緣膜的LOCOS。
4.如權利要求1所述的橫向雙擴散場效應電晶體，其特徵在於所述界線的每一拐角部分是與延續到所述拐角部分的兩直線部分傾斜交叉的線段。
5.如權利要求1所述的橫向雙擴散場效應電晶體，其特徵在於所述界線的每一拐角部分是圍繞所述基體擴散層的圖案的相應頂點的圓弧。
6.如權利要求3所述的橫向雙擴散場效應電晶體，其特徵在於所述界線和所述LOCOS之間的距離沿圍繞所述基體擴散層的方向是恆定的。
7.一種集成電路，至少包括如權利要求1所述的橫向雙擴散場效應電晶體；以及包含具有基本恆定的膜厚的柵絕緣膜且具有互不相同的漏擊穿電壓的第一類型和第二類型場效應電晶體，每一所述電晶體形成於一公共半導體襯底上，其中，所述橫向雙擴散場效應電晶體中的第一柵絕緣膜的膜厚與具有某一特定的漏擊穿電壓的所述第一類型場效應電晶體中的柵絕緣膜的膜厚基本相同，以及其中，所述橫向雙擴散場效應電晶體中的第二柵絕緣膜的膜厚與具有比所述第一類型場效應電晶體的漏擊穿電壓高的漏擊穿電壓的所述第二類型場效應電晶體中的柵絕緣膜的膜厚基本相同。
全文摘要
在本發明的橫向雙擴散場效應電晶體中，柵絕緣膜包括覆蓋源擴散層直到超過基體擴散層圖案的區域的第一柵絕緣膜、以及具有比第一柵絕緣膜的膜厚大的膜厚且覆蓋比第一柵絕緣膜覆蓋的區域更接近漏擴散層的區域的第二柵絕緣膜。第一柵絕緣膜和第二柵絕緣膜之間的界線由與基體擴散層的圖案的一側平行的直線部分和以一距離圍繞該基體擴散層的圖案的頂點的拐角部分組成。基體擴散層的圖案的頂點與界線的拐角部分之間的距離等於或小於基體擴散層的圖案的一側與界線的直線部分之間的距離。
文檔編號H01L27/088GK1925170SQ200610129019
公開日2007年3月7日 申請日期2006年8月29日 優先權日2005年8月31日
發明者瀧本貴博, 中村弘規, 福島稔彥 申請人:夏普株式會社