雙柵極鰭型場效應電晶體增益單元及其製造方法
2023-04-23 01:13:51
專利名稱：雙柵極鰭型場效應電晶體增益單元及其製造方法
技術領域：
本發明總的來說涉及半導體結構和器件及其製造方法，更具體而言，涉及存儲增益單元(memory gain cell)和存儲電路以及該存儲增益單元的製造方法。
背景技術：
隨機存取存儲(RAM)器件允許在存儲單元上執行讀和寫操作從而操作和存取所存儲的二進位數據或二進位操作狀態。示例性的RAM器件包括動態隨機存取存儲器(DRAM)和靜態隨機存取存儲器(SRAM)。通常，高二進位操作狀態(即高邏輯電平)近似等於電源電壓而低二進位操作狀態(即低邏輯電平)近似等於參考電壓，一般為地電壓。SRAM存儲單元被設計為保持所存儲的二進位操作狀態直至所保持的值被新的值改寫或直至電源斷開。相反，DRAM存儲單元丟失所存儲的二進位操作狀態，除非其通過感測所保持的值並將所保持的值回寫到DRAM單元、由此使DRAM存儲單元恢復到其初始狀態而被每數毫秒地周期性刷新。儘管受到以上限制，但由DRAM存儲單元所組成的存儲電路相對於基於SRAM存儲單元的存儲電路，在許多應用中受到偏愛，因為其可觀的更大的可達到的單元密度以及所需的低功耗。
每個SRAM存儲單元所需的面積對於確定SRAM存儲電路的數據存儲電容起作用。這個面積是構成每個存儲單元的元件的數目和每個元件的特徵尺寸(feature size)的函數。傳統的SRAM存儲單元由四至六個電晶體所構成，其具有四個交叉耦合的電晶體或兩個電晶體和兩個電阻，以及兩個單元存取電晶體。與每個SRAM存儲單元所需的多個電晶體相反，可以用用於保持電荷的單個電容和用於存取作為電荷存儲在電容中的保持值的單個電晶體，來製造DRAM存儲單元。隨著源於光刻技術進步的特徵尺寸的縮小，可以改善絕對的SRAM單元尺寸。然而，SRAM單元尺寸的進一步降低可能需要對於基本單元結構的更根本的改變。儘管其相對於DRAM單元的優點，但傳統的SRAM單元製造起來昂貴且消耗襯底表面的較大面積，這限制了單元密度。
增益單元的操作與SRAM單元和DRAM單元的操作形成對照。在傳統的增益單元中，存儲電容所保持的電荷用作柵極，其調整通過遠端存取電路在感測源極線(sense source line)和感測漏極線(sense drain line)上所感測到的電流。與DRAM單元類似，增益單元的保持值必須被周期性地刷新。儘管增益單元沒有DRAM單元緊湊，但增益單元比DRAM單元操作更快。儘管增益單元比SRAM單元操作慢，但增益單元比SRAM單元更加緊湊。因此，增益單元是諸如片上高速緩衝存儲器的應用的合適候選者。
因此，所需的是這樣的存儲電路，其中每個增益單元比傳統的SRAM單元消耗更小的每單元面積，包含了存儲電容以作為存儲器件，並且對於簡化的存取需要起重要作用。
發明內容
根據本發明的原理，存儲增益單元包括了能夠保持所存儲的電荷的存儲器件、寫器件和讀器件。所述讀器件包括半導體材料的鰭，在所述鰭的側面並與所述鰭通過柵極電介質電隔離的第一柵電極和第二柵電極，以及形成在與所述第一和第二柵電極相鄰的鰭中的源極和漏極。所述第一柵電極與所述存儲器件電耦合。所述第一和第二柵電極是可操作的，用於門控(gating)限定在所述源極和所述漏極之間的所述鰭的區域，由此調節從源極流向漏極的電流。當所述鰭的所述區域在讀操作期間被門控時，所述電流依賴於由存儲器件所存儲的電荷。與所述存儲器件電耦合的寫器件適用於對所述存儲器件充電和放電，以定義被存儲的電荷。
在本發明的另一方面中，製造用於增益單元的結構的方法包括在界定於半導體材料的有源層中的鰭的側面形成第一柵電極和第二柵電極，以及在與所述第一和第二柵電極相鄰的所述鰭中形成第一和第二源極/漏極區。該方法還包括形成第一和第二電容極板，所述第一和第二電容極板以與所述鰭和所述第一柵電極基本垂直的關係設置，其中所述第一電容極板與所述第一柵電極電耦合。所述第一和第二電容極板彼此電隔離。該方法還可包括形成與所述第一電容極板耦合的寫器件，用於對所述第一極板充電和放電從而定義被存儲的電荷。
包括在說明書中並構成其一部分的附圖，與以上給出的對本發明的概括描述以及以下將給出的對實施例的詳細描述一起，用於說明本發明的原理。
圖1A是襯底的一部分的概略頂視圖；圖1B是沿圖1A的線1B-1B所得到的剖面圖；圖2A-16A和2B-16B是分別與圖1A和1B相對應的根據本發明實施例的順序製造階段；圖17A-31A和圖17B-31B是分別與圖1A和1B相對應的根據本發明可選擇的實施例的順序製造階段。
具體實施例方式
參照圖1A和1B，一般用附圖標記10表示的絕緣體上半導體(SOI)襯底包括通過絕緣層16(例如掩埋氧化物(buried oxide))與處理晶片14垂直隔開的矽(或者另一合適的半導體材料)的有源層12。絕緣層16將有源層12與通常為矽的處理晶片14電隔離。可以通過任何標準技術、如晶片鍵合或通過注入氧的分離(SIMOX)技術，來製造SOI襯底10。在本發明的示例性實施例中，可以用n型摻雜劑初始摻雜構成有源層12的矽使其變成n型或者用p型摻雜劑摻雜使其變成p型。處理晶片14可以由任何適合的半導體材料形成，包括但不限於矽和多晶矽。構成絕緣層16的電介質材料通常為二氧化矽(SiO2)，其厚度在約50納米至約150納米的範圍內，但不限於此。有源層12可以薄至約10納米或更小，通常在約20納米至約150納米的範圍內。在圖1B中處理晶片14的厚度並未按比例表示。
有源層12覆蓋有硬掩模材料層17，如墊氮化物(pad nitride)，從而提供自對準上部氧化阻擋和拋光終止物，使得允許使用侵蝕性的幹蝕刻工藝、如等離子體蝕刻。為此，在有源層12的上方塗敷硬掩模材料的共形毯(conformal blanket)，其可以為10納米至150納米的氮化矽(Si3N4)。儘管未示出，但適當的電介質材料、如SiO2的隔離區包圍圖1A和1B中可見的有源層12的部分。
此處提到如「垂直」、「水平」等的術語，是以實例的方式，而並非限制的方式，從而建立一個參考架構。此處所使用的術語「水平」定義為平行於常規平面或SOI襯底10的表面的平面，而不管取向。術語「垂直」指的是與前面定義的水平相垂直的方向。如「上」、「之上」、「下面」、「側」(如在「側壁」中)、「更高」、「更低」、「上方」、「之下」和「下」的術語，均相對於水平面而定義。應理解的是，在不偏離本發明的主旨和範圍的前提下，也可以採用各種其他的參考架構。
參照圖2A和2B，其中與圖1A和1B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過標準的光刻和蝕刻工藝構圖有源層12和層17，從而限定用於構建讀器件37(圖6A和6B)的矽鰭18，以及來自於有源層12並將用於構建寫器件44(圖10A和10B)的襯底的矽本體20。分別用代表層17的殘餘物的蓋層17a、17b來覆蓋矽鰭18和矽本體20。選擇蝕刻工藝的化學物質從而使其停止在絕緣層16的水平面處。在矽鰭18的垂直側壁上形成柵極電介質22。柵極電介質22可以包括從幹氧環境或蒸汽生長的氧化物(即SiO2)或者SiO2的澱積層。可選擇地，可以從許多備選高介電常數(高k)材料中的任何一種形成柵極電介質22，所述高介電常數材料包括但不限於Si3N4、氮氧化矽(SiOxNy)、SiO2和Si3N4的柵極電介質疊層、以及如Ta2O5的金屬氧化物，正如本領域普通技術人員所共知的那樣。可以通過將柵極電介質22形成到矽本體20的垂直側壁的工藝來塗敷介電層23。
參照圖3A和3B，其中與圖2A和2B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，用抗蝕劑層24來掩蔽矽鰭18。使用蝕刻工藝去除作為柵極電介質22的形成工藝的人工產物而形成的任何介電層23(圖2A和2B)。
參照圖4A和4B，其中與圖3A和3B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，在完成去除介電層23(圖2A和2B)的蝕刻工藝之後，剝離抗蝕劑層24。澱積柵極導體層26，以用於填充包圍矽鰭18和矽本體20的溝槽以及相鄰的矽鰭和區域(未示出)之間的其他溝槽。柵極導體層26可以是任何適合的導電材料，包括但不限於多晶矽、非晶矽、非晶矽和多晶矽的組合、以及澱積為摻雜層的多晶矽-鍺。在本發明的某些可選擇的實施例中，柵極導體層26可以由一種或多種金屬形成，如鎢、鈦、鉭、鉬或鎳，或者由金屬矽化物或金屬氮化物形成，其使用物理氣相澱積、化學氣相澱積或本領域中所共知的任何其他技術所澱積。
層26被拋光並使用各向異性蝕刻工藝使其垂直凹進。用通過化學氣相澱積(CVD)而共形澱積的如SiO2的合適的電介質材料層28，來覆蓋凹進層26。依據作為拋光停止物的蓋層17a、b的上部水平表面，通過化學機械拋光(CMP)或任何其他適合的平坦化技術，使層28被拋光變平並且平坦化。
參照圖5A和5B，其中與圖4A和4B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過常規工藝形成圖案化的抗蝕劑層30。使用對於共同界定掩蔽區域的抗蝕劑層30和形成蓋層17b的材料有選擇性的蝕刻工藝，來選擇性地去除非掩蔽區域中的層26和28，由此轉印圖案化的抗蝕劑層30中的特徵圖案(feature)。絕緣層16用作所述蝕刻工藝的蝕刻停止物，所述蝕刻工藝對於層16也有選擇性。如本領域技術人員所共知的那樣，蝕刻停止物是插入層，其被設計為防止蝕刻劑進入下面的層或覆層。蝕刻停止物的特徵在於，比起相鄰層或者將通過蝕刻工藝被去除的層，其對於選擇性蝕刻工藝具有非常大的蝕刻抵抗性。柵極導體層26的殘餘部分界定了柵電極27和29，其形成為與柵極電介質22相鄰並毗鄰矽鰭18的相對的垂直側壁。柵極電介質22將柵電極27和29與矽鰭18電隔離。
參照圖6A和6B，其中與圖5A和5B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，剝離抗蝕劑層30並且大體上在矽本體20和絕緣層16的周圍部分上方塗覆另一圖案化的抗蝕劑層32。通過摻雜雜質，如n型或p型雜質，在矽鰭18的相對端部中界定源極/漏極區34和36。使用已發展為形成源極/漏極區34、36並為特定性能需求而修整的各種方法中的任何一種，可以完成源極/漏極區34和36的界定。例如，可以通過如圖6A中的箭頭35所概略性表示的傾斜離子注入來形成源極/漏極區34和36，該傾斜離子注入在沒有被層28和柵電極27和29掩蔽的矽鰭18的相對端部區域，通過柵極電介質22，以1keV至100keV的注入能量，注入通常在約5×1014atoms/cm2或更大量級的離子劑量的適合的n型或p型雜質。抗蝕劑層32用作矽本體20的注入掩模。源極/漏極區34和36每個都具有分別與柵電極27和29的相對側邊緣之一自對準的結。此處所使用的短語「源極/漏極區」描述的是可以用作源極或者漏極的區域，取決於其連接到源電壓還是漏電壓。
在注入期間被屏蔽的位於源極/漏極區34和36之間的矽鰭18的一部分界定了溝道，所述溝道具有通過施加到柵電極27和29上且通過柵極電介質22容性耦合的電壓所調節的電阻率。該雙柵極鰭型場效應電晶體(FinFET)結構定義了用於存儲增益單元106(圖16A和16B)的讀器件，其大體上用附圖標記37來表示。FinFET讀器件37具有小的溝道尺寸，而沒有通常的短溝道效應，比如通常與這些尺寸的傳統平面型金屬氧化物半導體FET(MOSFET)相關的源極和漏極之間的過度的截止狀態洩漏。
參照圖7A和7B，其中與圖6A和6B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，剝離抗蝕劑層32並將絕緣層38共形地澱積到襯底12上。依據作為拋光停止物的蓋層17a和17b的上部水平表面，通過平坦化技術、如CMP，使絕緣層38被拋光變平並且平坦化。絕緣層38可以是例如通過使用原矽酸四乙酯(TEOS)作為矽前體源(siliconprecursor source)的CVD而澱積的SiO2。通常TEOS-SiO2膜被理解為矽的非化學計量的氧化物(non-stoichiometric oxide)，儘管其一般被稱為二氧化矽。大體上在矽鰭18和絕緣層38的周圍部分的上方塗覆圖案化的抗蝕劑層40。通過對絕緣層38的材料具有選擇性的幹蝕刻工藝從矽本體20去除蓋層17b。剝離抗蝕劑層40並在矽本體20的頂部形成柵極電介質42。柵極電介質42可以包括從幹氧環境或蒸汽生長的氧化物(即SiO2)。柵極電介質42的厚度可以依據要形成的寫器件44(圖10A和10B)的所需性能而變化。
參照圖8A和8B，其中與圖7A和7B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，橫跨襯底10形成圖案化的抗蝕劑層46。通過各向異性幹蝕刻工藝來形成接觸開口48，該各向異性幹蝕刻工藝對於構成柵電極29的材料有選擇性的來去除絕緣層28和38的材料。
參照圖9A和9B，其中與圖8A和8B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，在完成形成接觸開口48的蝕刻工藝之後剝離抗蝕劑層46。將導電層50共形地澱積在襯底10上，其填充接觸開口48並填充在柵極電介質42上方的空間。導電層50可以是任何適合的導電材料，包括但不限於多晶矽、非晶矽、非晶矽和多晶矽的組合、以及澱積為摻雜層的多晶矽-鍺。在本發明的某些可選擇的實施例中，導電層50可以由一種或多種金屬形成，如鎢、鈦、鉭、鉬或鎳，或者由金屬矽化物或金屬氮化物形成，其使用物理氣相澱積、化學氣相澱積或本領域中所共知的任何其他技術所澱積。
參照圖10A和10B，其中與圖9A和9B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，形成讀線(read line)52和寫線(wirteline)54。為此，硬掩模材料的可選蓋層56澱積在導電層50上並與導電層50一起被構圖。通過標準的光刻和蝕刻工藝構圖導電層50和蓋層56(如果存在蓋層56)，從而使用圖案化的抗蝕劑層(未示出)作為模板，界定讀線52和寫線54。覆蓋在柵極電介質42上的寫線54的那段長度用作所描繪的示例性存儲增益單元的寫器件44的柵電極，該示例性存儲增益單元是構成存儲電路的許多相同的增益單元中的一個。寫線54與在存儲電路的一列上排列的寫器件44相耦合。與寫線54類似並大體上與其平行的其他寫線與在正在製造的存儲電路的其他列上的寫器件44相耦合。
在剝離抗蝕劑之後，繼而分別在讀線52和寫線54上形成如Si3N4的材料的側壁間隔物58和60，正如本領域普通技術人員所熟知的那樣。寫線54和側壁間隔物60用作注入摻雜劑物質(dopant species)以形成源極/漏極區62和64的自對準掩模。注入摻雜劑物質以形成源極/漏極區62和64的技術為本領域普通技術人員所共知。簡要地說，使用寫線54和側壁間隔物60作為自對準離子注入掩模，將適合於p型或者n型源極/漏極區62和64的摻雜劑物質注入到矽本體20中，之後是消除注入損傷並激活摻雜劑物質的熱退火。在形成間隔物60之前，可以通過本領域普通技術人員所知的技術在寫線54相對側的矽本體20中形成源極和漏極擴展區(未示出)。在源極/漏極區62和64之間界定的矽本體20的部分構成具有電阻率的溝道，該電阻率通過從電源施加到寫線54並且通過柵極電介質42靜電耦合到所述溝道的電壓而被控制。優選地，源極/漏極區64是通過柵電極27與電容104(圖16A和16B)電耦合的漏極。
參照圖11A和11B，其中與圖10A和10B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過例如CVD橫跨襯底10澱積如TEOS SiO2的介電層66，然後通過CMP或任何其他適合的平坦化技術將其拋光變平。使用利用圖案化的抗蝕劑層73作為模板的常規的光刻和各向異性蝕刻工藝，構造並蝕刻接觸開口68、70和72。接觸開口68延伸至寫器件44的源極/漏極區62的深度並露出源極/漏極區62。接觸開口70和72延伸穿過層66和蓋層17a到達讀器件37的源極/漏極區34和36的深度，由此分別暴露源極/漏極區34和36。開口74通過介電層28和66垂直延伸到用作蝕刻停止物的柵電極27的深度，所述開口74也通過形成接觸開口68、70和72的蝕刻工藝形成，該蝕刻工藝對於有源層12和柵電極27的材料有選擇性的來蝕刻層28和66。
參照圖12A和12B，其中與圖11A和11B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，用相應的導電材料的接觸物76、78、80和82來填充開口68、70、72和74，以結束金屬鑲嵌工藝流程。因此，通過蒸鍍、濺射或其他公知技術共形地澱積適當的導電材料層，如摻雜的多晶矽、矽化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然後一般使用CMP將其平坦化，從而從介電層66去除所述導電層的過量部分。
參照圖13A和13B，其中與圖12A和12B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過例如CVD橫跨襯底10澱積如TEOS-SiO2的另一介電層84。通過金屬鑲嵌工藝流程，在介電層84中界定讀源極線86、讀漏極線88、寫位線90和電容接觸92。為此，使用常規的光刻和蝕刻工藝構圖介電層84，並且，通過蒸鍍、濺射或其他公知技術共形地澱積適當的導電材料層，如摻雜的多晶矽、矽化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然後一般使用CMP將其平坦化以從介電層84去除所述導電層的過量部分。讀源極線86和讀漏極線88通過接觸物78和80分別與讀器件37的源極/漏極區34和36以及其他存儲增益單元(未示出)的讀器件37的源極/漏極區34和36相耦合。寫位線90通過接觸物76與寫器件44的源極/漏極區62相耦合。附加的讀源極線和讀漏極線以及寫位線(未示出)與存儲電路的其他行中的增益單元電耦合。
參照圖14A和14B，其中與圖13A和13B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過例如CVD橫跨襯底10澱積如TEOS-SiO2的另一介電層94。通過使用常規的光刻和蝕刻工藝構圖介電層94，並且通過蒸鍍、濺射或其他公知技術共形地澱積適當的導電材料層，如摻雜的多晶矽、矽化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然後一般使用CMP將其平坦化以從介電層94上去除所述導電層的過量部分，來在介電層94中界定電容栓(capacitor stud)96。介電層94將讀源極線86、讀漏極線88和寫位線90與上覆的電容104(圖16A和16B)電隔離，所述電容104將按照如下所述形成。
參照圖15A和15B，其中與圖14A和14B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過蒸鍍、濺射或其他公知技術澱積適當的導電材料層，如摻雜的多晶矽、矽化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然後使用常規的光刻和蝕刻工藝對其構圖，以界定與電容栓96電耦合的下部電容電極或電容極板98。通過例如CVD橫跨襯底10澱積電介質材料的電容電介質100。適合的電介質材料包括SiO2、Si3N4、氮氧化矽、SiO2和Si3N4的交疊層、五氧化二鉭(Ta2O5)、鈦酸鍶鋇(BST)和鋯鈦酸鉛(PZT)中的至少一種。優選地，電容電介質100由高介電常數(例如至少約為9)的材料形成，如BST、PZT或Ta2O5。
參照圖16A和16B，其中與圖15A和15B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過蒸鍍、濺射或其他公知技術澱積適當導電材料的另一層，如摻雜的多晶矽、矽化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然後使用常規的光刻和蝕刻工藝對其構圖，以界定通過電容電介質100與電容極板98電隔離的上部電容電極或電容極板102。上部電容極板102接地。上部和下部電容極板98、102以及電容電介質100共同定義了存儲器件或電容104，其通過接觸物82、電容接觸92和電容栓96與讀器件37的柵電極27之一電耦合。該完成的結構定義了單個存儲增益單元106。
使用並參照圖16A和16B，多個存儲增益單元106與外圍電路電耦合以定義存儲電路。外圍電路用於單獨訪問特定增益單元106的寫器件44(圖10A-10B，其是MOSFET)，將所訪問的存儲增益單元106的電容104充電以設定兩個互斥並且自保持的二進位操作狀態之一、即0(即關斷)或1(即開啟)。為此，外圍電路向寫線54提供電壓，使得寫器件44改變將源極/漏極區62和64分開的溝道的電阻率。在源極/漏極區64與電容104之間傳輸的電荷對電容104充電或者放電從而設定二進位操作狀態。
外圍電路訪問特定增益單元106的讀器件37(其是雙柵極FinFET)，用於感測所訪問的增益單元106的電容104的二進位操作狀態(即存儲電荷)。在電壓從外圍電路施加到讀線52時，通過流過源極/漏極區34和36之間的矽鰭18的溝道的電流，來檢測所存儲的二進位操作狀態，源極/漏極區34和36在讀源極線86和讀漏極線88之間耦合。所述電壓傳送到讀器件37的柵電極29。流過讀器件37溝道的電流是電容104上的存儲電荷的函數，所述存儲電荷向讀器件37的柵電極27提供電壓，並反映所訪問的存儲增益單元106的二進位操作狀態。更具體而言，與被充電為低(即關斷)相反，如果電容104被充電為高(即開啟)，則流過源極/漏極區34和36之間的讀器件37的溝道的電流較大。
根據本發明的一可選擇的實施例，與堆疊電容104(圖16A和16B)相反，可以從其中每一個都以深溝槽電容為特徵的個體存儲增益單元來形成存儲電路。除了這一差異，所述兩種類型的存儲增益單元的結構基本相同。以下詳細描述具有深溝槽電容的存儲增益單元的製造工藝。
參照圖17A和17B，其中與圖1A和1B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，橫跨襯底10形成圖案化的抗蝕劑層110。通過去除層17、有源層12、絕緣層16和處理晶片14的一部分的各向異性幹蝕刻工藝來垂直地形成深溝槽112。在本發明的該實施例中，從導電材料、如重摻雜矽，來形成處理晶片14。
參照圖18A和18B，其中與圖17A和17B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，剝離抗蝕劑層110並將電容電介質114塗敷到深溝槽112的垂直側壁上。電容電介質114可以包括從幹氧環境或蒸汽生長的氧化物(即SiO2)或者通過CVD澱積的Si3N4或SiOxNy。
參照圖19A和19B，其中與圖18A和18B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，用比如摻雜多晶矽、矽化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)的適當導電材料的插塞116填充深溝槽112。通過各向異性幹蝕刻工藝使插塞116凹進並且去除覆蓋有源層12的側壁的電容電介質114。通過蒸鍍、濺射或其他公知技術共形地澱積適當的導電材料層，如摻雜的多晶矽、矽化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然後一般使用CMP將其平坦化以從層17去除所述導電層的過量部分，來將插塞116重新填充至層17的深度。插塞116和與電容電介質114所覆蓋的垂直側壁相鄰的處理晶片14部分用作被電容電介質114分隔的深溝槽電容的極板或電極，大體上用附圖標記115表示。
參照圖20A和20B，其中與圖19A和19B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過標準的光刻和蝕刻工藝構圖有源層12和層17，從而限定用於構建讀器件137(圖24A和24B)的矽鰭118，以及來自於有源層12並將用作構建寫器件144(圖27A和27B)的襯底的矽本體120。蝕刻工藝被選擇為終止在絕緣層16的水平面處。蝕刻工藝還去除部分插塞116使得這些結構與絕緣層16的水平面共面。矽鰭118和矽本體120分別被蓋層117a和117b覆蓋，蓋層117a和117b代表了層17的殘餘物。
在矽鰭118的垂直側壁上形成柵極電介質122。柵極電介質122可以包括從幹氧環境或蒸汽生長的氧化物(即SiO2)或者SiO2的澱積層。可選擇地，可以從許多備選高介電常數(高k)材料中的任何一種形成柵極電介質122，所述高介電常數材料包括但不限於Si3N4、SiOxNy、SiO2和Si3N4的柵極電介質疊層、以及如Ta2O5的金屬氧化物，正如本領域普通技術人員所共知的那樣。也可以通過將柵極電介質122形成到矽本體120的垂直側壁的工藝來塗敷介電層123。也可以通過將柵極電介質122形成到插塞116的水平表面的工藝來塗敷另一介電層125。在圖20B-30B中，為清晰起見，部分地省略了深溝槽電容115的結構。
參照圖21A和21B，其中與圖20A和20B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，用抗蝕劑層124來掩蔽矽鰭118。使用蝕刻工藝、如各向同性蝕刻工藝，來去除可作為柵極電介質122的形成工藝的人工產物而形成的介電層123和125。
參照圖22A和22B，其中與圖21A和21B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，在完成去除介電層123和125的蝕刻工藝之後，剝離抗蝕劑層124。澱積柵極導體層126，以用於填充包圍矽鰭118和矽本體120的溝槽以及相鄰的矽鰭和區域(未示出)之間的其他溝槽。柵極導體層126可以是任何適合的導電材料，包括但不限於多晶矽、非晶矽、非晶矽和多晶矽的組合、以及澱積為摻雜層的多晶矽-鍺。在本發明的某些可選擇的實施例中，柵極導體層126可以由一種或多種金屬形成，如鎢、鈦、鉭、鉬或鎳，或者由金屬矽化物或金屬氮化物形成，其使用物理氣相澱積、化學氣相澱積或本領域中所共知的任何其他技術所澱積。
層126被拋光並通過各向異性蝕刻工藝使其垂直凹進。用通過CVD而共形澱積的如SiO2的合適的電介質材料層128，來覆蓋凹進層126。依據作為拋光停止物的蓋層117a、117b的上部水平表面，通過CMP或任何其他適合的平坦化技術，使層128被拋光變平並且平坦化。
參照圖23A和23B，其中與圖22A和22B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過常規工藝形成圖案化的抗蝕劑層130。使用對於共同界定掩蔽區域的抗蝕劑層130和形成蓋層117b的材料有選擇性的蝕刻工藝，來選擇性地去除非掩蔽區域中的層126和128。絕緣層16用作所述蝕刻工藝的蝕刻停止物。層126的殘餘部分界定了柵電極127和129(圖24B)，其形成為與柵極電介質122相鄰並在矽鰭118的相對垂直側壁上。柵電極127與電容115的插塞116電耦合。柵極電介質122將柵電極127和129與矽鰭118電隔離。
參照圖24A和24B，其中與圖23A和23B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，剝離抗蝕劑層130並且大體上在矽本體120和絕緣層16的周圍部分上方塗覆另一圖案化的抗蝕劑層132。通過摻雜雜質，如n型或p型雜質，在矽鰭118的相對端部中界定源極/漏極區134和136。可以使用已發展為形成源極/漏極區並為特定性能需求而調整的各種方法中的任何一種，來完成源極/漏極區134和136的形成。例如，可以通過以1keV至100keV的注入能量，通常以約5×1014atoms/cm2或更大的量級的離子劑量注入適合的n型或p型雜質來在矽鰭118中形成源極/漏極區134和136。源極/漏極區134和136每個都具有分別與柵電極127和129的相對側邊緣之一自對準的結。在注入期間被屏蔽的位於源極/漏極區134和136之間的矽鰭118的部分界定了溝道，所述溝道具有通過施加到柵電極127和129上且通過柵極電介質122容性耦合的電壓所調節的電阻率。該結構定義了用於存儲增益單元的讀器件137。
參照圖25A和25B，其中與圖24A和24B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，剝離抗蝕劑層132並將絕緣層138共形地澱積到襯底12上。依據作為拋光停止物的蓋層117a和117b的上部水平表面，通過平坦化技術、如CMP，使絕緣層138被拋光變平並且平坦化。絕緣層138可以由例如通過CVD而澱積的TEOS-SiO2構成。大體上在矽鰭118和絕緣層138的周圍部分的上方塗覆圖案化的抗蝕劑層140。通過對絕緣層138的材料具有選擇性的幹蝕刻工藝從矽本體120去除蓋層117b。剝離抗蝕劑層140並在矽本體120的頂部形成柵極電介質142。柵極電介質142可以包括從幹氧環境或蒸汽生長的氧化物(即SiO2)。柵極電介質142的厚度可以依據要形成的寫器件144(圖27A和27B)的所需性能而變化。
參照圖26A和26B，其中與圖25A和25B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，橫跨襯底10形成圖案化的抗蝕劑層146。通過各向異性幹蝕刻工藝來形成接觸開口148，該各向異性幹蝕刻工藝對於構成柵電極129的材料有選擇性的來去除絕緣層138的材料。
參照圖27A和27B，其中與圖26A和26B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，在完成去除接觸開口148的蝕刻工藝之後剝離抗蝕劑層146。將導電層150共形地澱積在襯底10上，其填充接觸開口148並填充在柵極電介質142上方的空間。導電層150可以是任何適合的導電材料，包括但不限於多晶矽、非晶矽、非晶矽和多晶矽的組合、以及澱積為摻雜層的多晶矽-鍺。在本發明的某些可選擇的實施例中，導電層150可以由一種或多種金屬形成，如鎢、鈦、鉭、鉬或鎳，或者由金屬矽化物或金屬氮化物形成，其使用物理氣相澱積、化學氣相澱積或本領域中所共知的任何其他技術所澱積。
參照圖28A和28B，其中與圖27A和27B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，形成讀線152和寫線154。為此，硬掩模材料的可選蓋層156澱積在導電層150上並與導電層150一起被構圖。通過標準的光刻和蝕刻工藝構圖導電層150和蓋層156(如果存在蓋層156)，從而使用圖案化的抗蝕劑層(未示出)作為模板，界定讀線152和寫線154。覆蓋在柵極電介質142上的寫線154的那段長度用作所描繪的示例性存儲增益單元的寫器件144的柵電極，該示例性存儲增益單元是構成存儲電路的許多相同的增益單元中的一個。寫線154與在存儲電路的一列上排列的寫器件144電耦合。與寫線154類似並大體上與其平行的其他寫線與在正在製造的存儲電路的其他列上的寫器件144電耦合。
在剝離抗蝕劑之後，繼而分別在讀線152和寫線154上形成如Si3N4的材料的側壁間隔物158和160，正如本領域普通技術人員所熟知的那樣。寫線154和側壁間隔物160用作注入摻雜劑物質以形成源極/漏極區162和164的自對準掩模。注入摻雜劑物質以形成源極/漏極區162和164的技術為本領域普通技術人員所共知。簡要地說，使用寫線154和側壁間隔物160作為自對準離子注入掩模，將適合於p型或者n型源極/漏極區162和164的摻雜劑物質注入到矽本體120中，之後是消除注入損傷並激活摻雜劑的熱退火。在形成間隔物160之前，可以通過使用本領域普通技術人員所知的技術在寫線154的相對側上形成源極和漏極擴展區(未示出)。在源極/漏極區162和164之間界定的有源層12的部分構成具有電阻率的溝道，該電阻率通過從電源施加到寫線154並且通過柵極電介質142靜電耦合到所述溝道的電壓而被控制。
參照圖29A和29B，其中與圖28A和28B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，通過例如CVD橫跨襯底10澱積如TEOS-SiO2的介電層166，然後通過CMP或任何其他適合的平坦化技術將其拋光變平。使用利用圖案化的抗蝕劑層173作為模板的常規的光刻和各向異性蝕刻工藝，構造並蝕刻接觸開口168、170和172。接觸開口168延伸到寫器件144的源極/漏極區162的深度並暴露源極/漏極區162。接觸開口170和172延伸到讀器件137的源極/漏極區134和136的深度，並分別暴露源極/漏極區134和136。
參照圖30A和30B，其中與圖29A和29B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，用相應的導電材料的接觸物176、178和180來填充開口168、170和172，以結束金屬鑲嵌工藝流程。因此，通過蒸鍍、濺射或其他公知技術共形地澱積適當的導電材料層，如摻雜的多晶矽、矽化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然後一般使用CMP將其平坦化，以從介電層166去除所述導電層的過量部分。
參照圖31A和31B，其中與圖30A和30B中相同的特徵部分表示為相同的附圖標記，並且在隨後的製造階段，使用常規的光刻和蝕刻工藝從適當的導電材料層構圖讀源極線186、讀漏極線188和寫位線190，通過蒸鍍、濺射或其他公知技術共形地澱積所述適當的導電材料層，如摻雜的多晶矽、矽化物、金屬(例如Au、Al、Mo、W、Ta、Ti或Cu)等，然後一般使用CMP將其平坦化以從介電層166去除所述導電層的過量部分。讀源極線186和讀漏極線188通過接觸物180和178分別與讀器件137的源極/漏極區134和136以及其他存儲增益單元(未示出)的讀器件137的源極/漏極區134和136相耦合。寫位線190通過接觸物176與寫器件144的源極/漏極區162相耦合併延伸到其他存儲增益單元(未示出)的寫器件144的源極/漏極區。附加的讀源極線和讀漏極線以及寫位線(未示出)與存儲電路的其他行中的增益單元電耦合。
使用並參照圖31A和31B，完成的存儲增益單元194與和存儲增益單元194相同的其他存儲增益單元(未示出)電耦合，這些存儲單元全部與外圍電路電耦合以定義存儲電路。外圍電路用於單獨訪問特定增益單元194的寫器件144(其是MOSFET)，將所訪問的存儲增益單元194的電容115充電以設定兩個互斥並且自保持的二進位操作狀態之一、即0(即關斷)或1(即開啟)。外圍電路訪問特定增益單元194的讀器件137(其是雙柵極FinFET)，用於感測所訪問的增益單元194的電容115的二進位操作狀態(即存儲電荷)。與被充電為低(即關斷)相反，如果電容115被充電為高(即開啟)，則流過源極/漏極區134和136之間的讀器件137的溝道的電流較大。存儲增益單元194的操作與如上所述的存儲增益單元106的操作類似。
已經通過製造階段和步驟的特定次序描述了存儲增益單元106和存儲增益單元194的製造。然而，應理解的是，所述該次序可以與所描述的不同。例如，兩個或多個步驟的次序可以相對於所示次序而改變。並且，兩個或多個步驟可以同時或部分同時地進行。此外，可以省略不同的步驟也可以添加其他步驟。應理解的是，所有這些變化均在本發明的範圍內。
本發明的存儲增益單元106和194利用了雙柵極FinFET結構以及平面寫器件從而提供具有緊湊覆蓋區域(footprint)的存儲增益單元。該雙柵極FinFET通過FinFET上自對準相對柵極的使用產生了緊湊的結構。存儲增益單元194的深溝槽電容115或者存儲增益單元106的堆疊電容104的加入保持了緊湊的覆蓋區域。
儘管已經通過各種實施例的描述說明了本發明並且以相當多的細節描述了這些實施例，但申請人的本意並非限制或以任何方式將所附權利要求限定到所述細節。因此，本發明在其更寬的方面並不限定於具體的細節、有代表性的設備和方法、以及所表示和所描述的示例性實例。因此，在不偏離申請人一般發明構思的主旨和範圍的前提下可以對這些細節進行改變。
權利要求
1.一種存儲增益單元，包括能夠保持存儲電荷的存儲器件；讀器件，所述讀器件包括半導體鰭；在所述半導體鰭的側面的第一柵電極和第二柵電極；將所述第一和所述第二柵電極與所述半導體鰭電隔離的柵極電介質；以及形成在與所述第一和所述第二柵電極相鄰的所述半導體鰭中的源極和漏極，所述第一柵電極與所述存儲器件電耦合，並且所述第二柵電極是可操作的，用於門控限定在所述源極和所述漏極之間的所述半導體鰭的區域，由此調節從所述源極流向所述漏極的電流，當所述半導體鰭的所述區域被門控時，所述電流依賴於所述存儲器件所存儲的所述電荷；以及寫器件，其與所述存儲器件電耦合，所述寫器件適用於對所述存儲器件充電和放電，以定義所述存儲電荷。
2.根據權利要求1的存儲增益單元，其中所述寫器件包括MOSFET。
3.根據權利要求2的存儲增益單元，其中所述MOSFET包括與所述存儲器件電耦合的漏極；源極；被所述MOSFET的所述源極和所述漏極所側翼包圍的溝道區；以及與所述溝道區電隔離的柵電極，所述MOSFET的所述柵電極是可操作的，用於控制所述溝道區的電阻率，以通過將載流子從所述MOSFET的所述源極傳輸到所述MOSFET的所述漏極來對所述存儲器件的所述存儲電荷充電和放電。
4.根據權利要求1的存儲增益單元，其中所述存儲器件保持的所述存儲電荷改變所述半導體鰭的所述區域的電阻率。
5.根據權利要求1的存儲增益單元，其中所述存儲器件包括位於導電材料的層中的深溝槽電容，該導電材料的層垂直位於所述讀器件之下。
6.根據權利要求6的存儲增益單元，其中所述導電材料的所述層定義了第一電容極板，並且還包括將所述導電材料的所述層與所述半導體鰭和所述第二柵電極分隔的電介質材料的層。
7.根據權利要求6的存儲增益單元，其中所述深溝槽電容包括垂直延伸到所述導電材料的所述層中以定義第二電容極板的導電材料的插塞，所述插塞垂直位於所述導電材料的所述層之下；以及將所述插塞與所述導電材料的所述層電隔離的電容電介質。
8.根據權利要求7的存儲增益單元，還包括寫器件，該寫器件包括與所述存儲器件的所述插塞電耦合的漏極；源極；被所述寫器件的所述源極和所述漏極所側翼包圍的溝道區；以及與所述溝道區電隔離的柵電極，所述寫器件的所述柵電極是可操作的，用於控制所述溝道區的電阻率，以通過將載流子從所述寫器件的所述源極傳輸到所述寫器件的所述漏極來對所述存儲器件的存儲電荷充電和放電。
9.根據權利要求7的存儲增益單元，其中所述插塞與所述第一柵電極通過延伸穿過所述電介質材料的所述層的接觸物而電耦合。
10.根據權利要求6的存儲增益單元，其中從絕緣體上矽襯底的有源層形成所述半導體鰭，所述電介質材料的所述層是掩埋氧化物，並且所述導電材料的所述層是矽。
11.根據權利要求5的存儲增益單元，其中所述深溝槽電容包括與所述第一柵電極電耦合的第一電容極板。
12.根據權利要求1的存儲增益單元，其中所述存儲器件包括垂直位於所述讀器件之上的堆疊電容。
13.根據權利要求12的存儲增益單元，其中所述堆疊電容包括每個都垂直位於所述讀器件之上的第一和第二電容極板，以及將所述第一和第二電容極板彼此電隔離的電容電介質。
14.根據權利要求13的存儲增益單元，其中所述第一電容極板與所述第一柵電極電耦合。
15.根據權利要求14的存儲增益單元，還包括將所述導電材料的所述層與所述半導體鰭和所述讀器件的所述第二柵電極分隔的電介質材料的層。
16.根據權利要求15的存儲增益單元，還包括延伸穿過所述電介質材料的所述層的導電接觸物，用於將所述第一電容極板與所述第一柵電極耦合。
17.根據權利要求13的存儲增益單元，其中所述寫器件包括與所述存儲器件的所述插塞電耦合的漏極；源極；被所述寫器件的所述源極和所述漏極所側翼包圍的溝道區；以及與所述溝道區電隔離的柵電極，所述寫器件的所述柵電極是可操作的，用於控制所述溝道區的電阻率，以通過將載流子從所述寫器件的所述源極傳輸到所述寫器件的所述漏極來對所述存儲器件的存儲電荷充電和放電。
18.一種存儲電路，包括以存儲單元陣列排布的互連的多個權利要求1的存儲增益單元。
19.一種形成增益單元的結構的方法，包括由半導體材料形成鰭；形成在所述鰭的側面的第一柵電極和第二柵電極；在與所述第一和第二柵電極相鄰的所述鰭中形成第一和第二源極/漏極區；以及形成第一和第二電容極板，所述第一和第二電容極板以與所述鰭和所述第一柵電極基本垂直的關係設置，所述第一和第二電容極板彼此電隔離並且所述第一電容極板與所述第一柵電極電耦合。
20.根據權利要求19的方法，還包括形成與所述第一電容極板耦合的寫器件，用於對所述第一極板充電和放電從而定義存儲電荷。
21.根據權利要求20的方法，其中所述寫器件是MOSFET，其具有與所述第一電容極板電耦合的漏極。
22.根據權利要求21的方法，其中所述漏極通過所述第一柵電極與所述第一電容極板電耦合。
23.根據權利要求19的方法，還包括由所述半導體材料形成本體區，所述本體區與所述鰭橫向分隔；以及使用所述本體區形成與所述第一電容極板電耦合的寫器件。
24.根據權利要求19的方法，還包括在所述第一和第二柵電極之間形成柵極電介質。
25.根據權利要求19的方法，還包括在所述第一和第二電容極板之間形成電容電介質。
26.根據權利要求19的方法，其中所述鰭形成在所述半導體材料的有源層中，所述半導體材料的有源層與所述處理晶片通過絕緣層電隔離，並且形成所述第一和第二電容極板還包括在所述處理晶片中形成深溝槽以定義所述第二電容極板；以及用與所述處理晶片絕緣的導電材料填充所述深溝槽以定義所述第一電容極板，其中所述深溝槽中的所述導電材料耦合到所述第一柵電極。
27.根據權利要求26的方法，還包括在所述處理晶片和所述深溝槽中的所述導電材料之間形成電容電介質。
28.根據權利要求19的方法，還包括在所述鰭和所述第一柵電極上方形成介電層。
29.根據權利要求28的方法，其中形成所述第一和第二電容極板還包括在所述介電層上形成所述第一電容極板；在所述第一電容極板上形成電容電介質；以及在所述第一電容極板的上方形成通過所述介電層與所述第一電容極板電隔離的所述第二電容極板。
30.根據權利要求29的方法，還包括形成導電接觸物，其延伸穿過所述第一電容極板和所述第一柵電極之間的所述介電層。
31.根據權利要求29的方法，其中所述第一電容極板至少局部覆蓋在所述第一柵電極的上面。
全文摘要
公開了用於存儲電路的存儲增益單元以及該存儲增益單元和存儲電路的製造方法，所述存儲電路由多個存儲增益單元形成。所述存儲增益單元包括能夠保持存儲電荷的存儲器件、寫器件和讀器件。讀器件包括半導體材料的鰭，在所述鰭的側面且電隔離的第一和第二柵電極，以及形成在與所述第一和第二柵電極相鄰的所述鰭中的源極和漏極。所述第一柵電極與所述存儲器件電耦合。所述第一和第二柵電極是可操作的，用於門控限定在所述源極和所述漏極之間的所述鰭的區域，由此調節從所述源極流向所述漏極的電流。當被門控時，所述電流的量依賴於所述存儲器件存儲的所述電荷。
文檔編號H01L27/108GK1716610SQ20051007021
公開日2006年1月4日 申請日期2005年5月11日 優先權日2004年6月29日
發明者古川俊治, 馬克·C·哈基, 戴維·V·霍拉克, 查爾斯·W·科伯格第三, 馬克·E·馬斯特斯, 彼得·H·米切爾 申請人:國際商業機器公司