用於形成半導體元件的板狀基體及其製造方法
2023-04-23 01:39:31 2
專利名稱：用於形成半導體元件的板狀基體及其製造方法
技術領域：
本發明涉及用於形成發光二極體、HEMT、FET等的化合物半導體元件的板狀基體及其製造方法。
背景技術：
用以形成氮化物系化合物半導體元件的板狀基體即晶圓，由藍寶石或SiC或Si等構成的襯底和其上外延生長的多個氮化物系化合物半導體層構成。由於藍寶石襯底及SiC襯底昂貴，代之以使用Si襯底，這已在日本的特開2003-59948號公報等中開示。但是，在Si襯底和氮化物系化合物半導體區之間，存在較大的線膨脹係數之差。因此，氮化物系化合物半導體區被施加應力，從而容易發生裂紋或位錯。為了解決該問題而上述特許公開公報的技術中，在Si襯底上設置多層結構的緩衝區，在該緩衝區上外延生長半導體元件形成用氮化物半導體區。由於上述多層結構的緩衝區根據在緩衝區內導入位錯的結構，具有良好的應變應力緩和效果，因而減少在緩衝層上的半導體元件形成用氮化物系化合物半導體區的裂紋和位錯。
但是，為了降低半導體元件的成本等，而採用大面積的由Si襯底、緩衝區以及用以形成半導體元件的主要部分的主半導體區構成的板狀基體(晶圓)時，不能忽略板狀基體的彎曲。例如，使用直徑5.08cm(2英寸)的Si襯底時的板狀基體的彎曲量為50μm，但使用直徑12.7cm(5英寸)的Si襯底時的板狀基體的彎曲量為100μm。因而，板狀基體的彎曲量隨著板狀基體直徑的增大而變大。另外，板狀基體的彎曲隨著用以形成緩衝區上形成的半導體元件的主半導體區的厚度的增大而增大。為了提高半導體元件的耐壓等的特性而要求增大主半導體區的厚度。當板狀基體的彎曲量變大時，不能良好地進行光刻等的半導體元件製造工序。
對於板狀基體除要求改善彎曲外，還要求改善主半導體區的結晶性。主半導體區的結晶性依賴於緩衝區。根據傳統的緩衝結構難以結晶性的良好的狀態形成比較厚的主半導體區。
於是，本發明人製作了這樣的板狀基體在多個多層結構緩衝區的相互之間形成單層結構的緩衝區，該單層結構緩衝區的晶格常數比構成多層結構緩衝區的第一層(含有Al的比例相對多的層)的晶格常數更靠近主半導體區的晶格常數。依據這樣的板狀基體，單層結構緩衝區賦予主半導體區與多層結構緩衝區給主半導體區的應變應力相反方向的應變應力，因此可良好地緩和板狀基體的彎曲。但是，難以良好地保持主半導體區的結晶性而緩和應變應力。
剛才，就使用Si襯底的場合進行了說明，但使用相對用以形成半導體元件的氮化物半導體具有與Si襯底一樣較大的線膨脹係數之差的其它襯底的板狀基體中，也存在使用Si襯底的板狀基體同樣的問題。
發明內容
本發明要解決的課題是要求改善用於形成半導體元件的板狀基體的彎曲和主半導體區的結晶性。因而，本發明的目的在於提供改善了彎曲且改善了結晶性的半導體元件形成用的板狀基體。
為了解決上述課題而構思的本發明是具備襯底、在所述襯底上配置的緩衝區以及由在所述緩衝區上配置的化合物半導體構成的主半導體區的用於形成半導體元件的板狀基體，所述緩衝區由多個多層結構緩衝區和在所述多個多層結構緩衝區的相互之間配置的單層結構緩衝區構成，所述多層結構緩衝區是第一層和第二層的交互層疊體，所述多層結構緩衝區的所述第一層由按預定比例包含鋁的氮化物半導體構成，
所述多層結構緩衝區的所述第二層由不含鋁或比所述第一層小的比例含有鋁的氮化物半導體構成，所述單層結構緩衝區由不含鋁或比所述第一層小的比例含有鋁的氮化物半導體構成且形成得厚於所述第一和第二層且具有空隙。
還有，所述緩衝區最好包括3個或多於3個的多層結構緩衝區和2個或多於2個的單層結構緩衝區。
另外，最好所述多層結構緩衝區的所述第一層的數量為3～50，所述第二層的數量為2～49。
另外，最好所述襯底為矽半導體襯底，所述多層結構緩衝區的所述第一層是由化學式AlxMyGa1-x-yN(這裡，所述M是從In(銦)和B(硼)中選擇的至少一種元素，所述x和y是滿足0＜x≤1，0≤y＜1，x+y≤1，a＜x的數值)表示的氮化物半導體，所述多層結構緩衝區的所述第二層是由化學式AlaMbGa1-a-bN(這裡，所述M是從In(銦)和B(硼)中選擇的至少一種元素，所述a和b是滿足0≤a＜1，0≤b＜1，a+b≤1，a＜x的數值)表示的氮化物半導體，所述單層結構緩衝區是由化學式AlaMbGa1-a-bN(這裡，所述M是從In(銦)和B(硼)中選擇的至少一種元素，所述a和b是滿足0≤a＜1，0≤b＜1，a+b≤1，a＜x的數值)表示的氮化物半導體。
另外，最好所述多層結構緩衝區具有20～400nm的厚度，所述單層結構緩衝區具有20～400nm的厚度。
另外，最好所述多層結構緩衝區的所述第一層具有0.2～20nm的厚度，所述多層結構緩衝區的所述第二層具有0.2～30nm的厚度。
另外，所述單層結構緩衝區的空隙最好在所述襯底的上面平行的平面上的X軸方向和與之正交的Y軸方向的兩個方向上重複配置。
另外，所述緩衝區和所述主半導體區最好由氣相生長法形成的氮化物半導體構成。
依據本發明的緩衝區，可得到減少板狀基體的彎曲的效果和改善主半導體區的結晶性的效果。
圖1是表示本發明實施例1的HEMT結構的異質結場效應電晶體的板狀半導體基體的剖視圖。
圖2是放大表示圖1的半導體襯底和緩衝區的剖視圖。
圖3是放大表示圖2的緩衝區的一部分的剖視圖。
圖4是表示使用圖1的板狀半導體基體形成的HEMT結構的異質結場效應電晶體的剖視圖。
圖5是表示實施例2的半導體發光元件的剖視圖。
(符號說明)1、1a板狀半導體基體，2、2a矽襯底，3緩衝區，4、4a、4b 主半導體區，9第一緩衝區，10第二緩衝區，L1第一層，L2第二層。
具體實施例方式
以下，參照圖1～圖5，說明本發明的實施方式。
實施例1圖1中作為本發明實施例1的半導體元件概略示出用以形成HEMT(High Electron Mobility Transistor)結構的異質結場效應電晶體(以下簡單稱為電晶體)的半導體晶圓即板狀基體1。該板狀基體1包括矽半導體襯底2、由III-V族化合物半導體的一種即氮化物半導體構成的緩衝區3以及由III-V族化合物半導體的一種即氮化物半導體構成的主半導體區4。在矽襯底2和主半導體區4之間配置的緩衝區3包含許多層，但為了簡化圖示而圖1中用一層表示。以下對矽半導體襯底2及緩衝區3進行詳細說明。
圖1的主半導體區4包括由用以形成圖4所示的電晶體40的主半導體區4a的III-V族化合物半導體構成的第一和第二半導體層5、6。在緩衝區3上配置的第一半導體層5，例如由能夠用化學式AlaMbGa1-a-bN(這裡，所述M是從In(銦)和B(硼)中選擇的至少一種元素，所述a和b是滿足0≤a≤1，0≤b＜1，a+b≤1的數值)表示的氮化物半導體構成，最好由不摻雜的AIGaN(氮化鋁鎵)構成。該第一半導體區5作為圖4的電晶體40的電子移動層5a使用。
在第一半導體區5上配置的第二半導體區6，例如由能夠用摻雜n型雜質(例如Si)的AlxGa1-xN(這裡，x是滿足0＜x＜1的數值)表示的n型氮化物半導體構成，最好由Al0.2Ga0.8N構成。該第二半導體層6用於形成圖4的電晶體40的電子供給層6a。
圖2中放大表示圖1的矽半導體襯底2和緩衝區3。矽襯底2由作為導電型確定雜質包含B(硼)等的III族元素的p型單晶矽構成。該襯底2的配置了緩衝區3的一側主面為例如用密勒指數表示的結晶的面方位中(111)正確面。該襯底2的雜質濃度為例如1×1013cm-3～1×1014cm-3左右，該襯底2的電阻率為例如100Ω·cm～1000Ω·cm左右。襯底2為支持緩衝區3和主半導體區4而具有厚於緩衝區3和主半導體區4的合計厚度的300～1000μm的厚度Ts。還有，顯然可以將矽襯底2變形為n型矽襯底，在該n型矽襯底上形成緩衝區3。
圖2中概略示出緩衝區3。緩衝區3是在襯底2上外延生長的，由7個作為多層結構緩衝區的第一緩衝區9和6個作為單層結構緩衝區的第二緩衝區10的交互層疊體構成。即，在緩衝區3中，6次交互地重複層疊第一和第二緩衝區9、10，而且，最上面配置第一緩衝區9。還有，如圖2中虛線所示，可在最上面配置第二緩衝區10。對於第一和第二緩衝區9、10的數量可作任意變更。第一緩衝區9的理想數量為2～50，最好數量為3～50，更好的數量為5～10。另外，第二緩衝區10的理想數量為1～49，最好數量2～49，更好的數量為5～9。一般，隨著第一和第二緩衝區9、10一對區域的數量的增加，提升緩衝功能。緩衝區3的厚度Tb最好為70～3000nm。另外，第一緩衝區9的理想厚度為20～400nm，最好為50～150nm。另外，第二緩衝區10的理想厚度為20～400nm，更好為100～200nm。
圖3中為了使緩衝區3的厚度方向的結構明確而概略放大示出圖2的緩衝區3的一部分。第二緩衝區10為單層結構緩衝區，但第一緩衝區9是可分別稱為子層的第一和第二層L1、L2交互層疊的多層結構緩衝區。圖3的例子中，第一層L1有11個、第二層L2有10個。但是，第一和第二層L1、L2的數量可任意改變。第一層L1的理想數量為3～50，更好的數量為5～20。第二層L2的理想數量為2～49，更好數量為4～19。還有，圖3中第一和第二層L1、L2一對層層疊10個，再增加1個第一層L1加以層疊，但如圖3中點劃線所示，也可將第一緩衝區9的最上層設為第二層L2。
多個第一層L1各自為包含Al(鋁)的n型氮化物半導體，由例如化學式AlxMyGa1-x-yN(這裡，所述M是從In(銦)和B(硼)中選擇的至少一種元素，所述x和y是滿足0＜x≤1，0≤y＜1，x+y≤1的數值)表示的III-V族化合物半導體構成。即，第一層L1最好由從AlN(氮化鋁)、AlInN(氮化銦鋁)、AlGaN(氮化鎵鋁)以及AlInGaN(氮化鎵銦鋁)中選擇的材料構成，其中AlN最理想。第一層L1的理想厚度為0.2～20nm，最好為1～7nm，更好是可得到量子力學隧道效應的例如1～5nm。
多個第二層L2各自為不含Al或以小於第一層L1的比例含有Al的氮化物半導體，由例如化學式AlaMbGa1-a-bN(這裡，所述M是從In(銦)和B(硼)中選擇的至少一種元素，所述a和b是滿足0≤a＜1，0≤b＜1，a+b≤1，a＜x的數值)表示的III-V族化合物半導體構成。即，第二層L2最好由從GaN(氮化鎵)、InGaN(氮化鎵銦)、AlInN(氮化銦鋁)、AlGaN(氮化鎵鋁)以及AlInGaN(氮化鎵銦鋁)中選擇的材料構成，其中GaN最理想。
第二層L2的理想厚度為0.2～30nm，最好厚度為2～20nm，若厚度為3～10nm則更好。
作為單層結構緩衝區的第二緩衝區10是不含Al或以小於第一層L1的比例含有Al的氮化物半導體，由例如化學式AlaMbGa1-a-bN(這裡，所述M是從In(銦)和B(硼)中選擇的至少一種元素，所述a和b是滿足0≤a≤1，0≤b＜1，a+b≤1，a＜x的數值)表示的III-V族化合物半導體構成。即，第二緩衝區10最好由從GaN(氮化鎵)、InGaN(氮化鎵銦)、AlInN(氮化銦鋁)、AlGaN(氮化鎵鋁)以及AlInGaN(氮化鎵銦鋁)中選擇的材料構成，其中GaN最理想。
第二緩衝區10的厚度最好為第一緩衝區9的第二層L2的厚度的5～50倍，若為10～40倍則更理想。
如圖2和圖3的概略所示，第二緩衝區10在剖面形狀中含有本發明的多個空隙15。該空隙15是可稱為「空的」或「空處」的區域，在第二緩衝區10中沿著與半導體基體1的上面平行的假想平面上的X軸方向和與之正交的Y軸方向的兩個方向重複配置。即，圖2中從第二緩衝區10的一方主面貫通到另一主面的許多空隙15在第二緩衝區10的一方主面上以格子狀配置。換言之，平面看時，第二緩衝區10的許多島狀部分均勻或大致均勻分布，且各島狀部分被空隙15包圍。顯然，平面看時，能夠將許多空隙15均勻或大致均勻分布，並將第二緩衝區10以格子狀配置。
圖2中為了容易作圖示，而在剖面形狀中全部的空隙15以大致相同形狀表示，且有規律地分散配置。但是，多個空隙15可為彼此不同形狀，且無規律地分散配置。例如，能夠使空隙15不從第二緩衝區10的一方主面貫通到另一主面地形成。
另外，圖2和圖3中，示出第二緩衝區10的空隙15的壁面垂直峭立，但空隙15的壁面可以傾斜。例如，第二緩衝區10可為由許多稜錐形狀部分構成，在許多稜錐形狀部分之間配置設有許多傾斜壁面的例如格子狀的空隙15的結構。另外，在剖面形狀中，能夠配置許多漏鬥狀空隙15。使空隙15的壁面具有從矽襯底2向主半導體區4擴展的剖面形狀地、以稜錐形狀形成第二緩衝區10時，第二緩衝區10下方的第一緩衝層9內的位錯延伸到第二緩衝區10時在空隙15的壁面彎曲，能夠良好地終結位錯。從而，能夠進一步減少在緩衝區3上面形成的主半導體區4的位錯密度。
另外，圖2和圖3中空隙15的底面配置在同一平面上，但是能夠使多個空隙15的深度以臺階狀逐漸變化地形成多個空隙15，使多個空隙15的底面位於相互不同的平面上。
圖2和圖3的剖面形狀中，示出空隙15的寬度一定。但是，空隙15的寬度無需在全部的部分上一定，可具有任意值。但是，空隙15的寬度必須是允許在第二緩衝區10上形成第一緩衝層9的範圍內的值。空隙15的理想寬度為1～5000nm，空隙15的理想深度為第二緩衝區10的厚度以下。
形成圖1的半導體基體1時，首先，準備矽襯底2，接著，用公知的氣相生長法之一的MOVPE(Metal Organic Vapor Phase Epitaxy)法反覆形成作為多層結構緩衝區的第一緩衝區9的第一和第二層L1、L2。作為第一層L1形成AlN層時，在反應室中使TMA(三甲基鋁)和氨以所要的比例流過，得到例如厚度5nm的AlN層。作為第二層L2形成GaN層時，在反應室中使TMG(三甲基鎵)和氨以所要的比例流過，得到例如厚度5nm的GaN層。
結束形成第一和第二層L1、L2交互層疊的第一緩衝區9後，通過外延生長與第二層L2同一材料來形成作為多層結構緩衝區的第二緩衝區10。還有，第二緩衝區10可用與第一緩衝區9的第二層L2不同的材料、作為一例採用InGaN形成。
若結束形成第二緩衝區10，則其上再形成第一和第二層L1、L2交互層疊的第一緩衝區9。這時，與第二緩衝區10相鄰的第一層L1通過減少對反應室的TMA的相對供給量後外延生長來得到。從而，與第二的緩衝區10相鄰的第一層L1的生長速率變低。若由AlN構成的第一層L1的生長速率變低，則在第一層L1的形成初期由GaN構成的第二緩衝區10的表面上不會均勻地形成AlN的結晶，而分散地形成。因此，由GaN構成的第二緩衝區10的表面上產生未被AlN被覆的部分，該部分因反應室內的氣體而被蝕刻，在第二緩衝區10內形成空隙15。用以形成第一層L1的AlN在其形成初期以島狀分散配置在第二緩衝區10的表面上時，從平面看時空隙15以格子狀生成，作為第二緩衝區10產生許多島狀部分。
在該第一層L1上按上述的條件反覆地外延生長第二緩衝層L2和第一緩衝層L1，形成無空隙的第一緩衝區9。
若結束形成緩衝區3，則在緩衝區3上用MOVPE法生長例如不摻雜的AlGaN，得到第一半導體層5。然後，第二半導體層6也與第一半導體層5同樣用MOVPE法依次形成，得到主半導體區4。
使用圖1的半導體基體1形成圖4的電晶體40時，在基體1的一方主面11側設置作為第一主電極的源極41、作為第二主電極的漏極42、作為控制電極的柵極43，另外在基體1的另一主面12側設置背面電極44。接著，分割包含多個電晶體40的圖1的基體1而得到獨立的多個電晶體40。還有，為了明確圖4和圖1的對應關係，圖4中基本上與圖1相同的部分採用同一參考標記。還有，圖4中概略示出的緩衝區3更具體為如圖2和圖3所示的構成。
依據本實施例可得到如下效果。
(1)緩衝區3不只用多層結構緩衝區構成，多個多層結構的第一緩衝區9的相互之間配置單層結構的第二緩衝區10，因此提高了緩衝功能，良好地減少基體1的彎曲。其理由認為如下。即，一般基體1的晶格常數大於緩衝層的晶格常數時可能發生如點劃線13所示的正向彎曲。另外，襯底1的晶格常數小於緩衝層的晶格常數時如點劃線14所示可能發生負向彎曲。依據本實施例，在第一緩衝區9的相互之間形成單層結構的第二緩衝區10，使該第二緩衝區10的晶格常數比構成第一緩衝區9的第一層L1的晶格常數更靠近主半導體區4(特別是在下側配置的電子移動層5a)的晶格常數。因此，第二緩衝區10賦予主半導體區4與第一緩衝區9給主半導體區4的應變應力相反方向的應變應力。特別是本實施例中，由於在第一緩衝區9的相互之間配置多個第二緩衝區10，良好地發揮抵消應變應力的效果。另外，第二緩衝區10包含空隙15，應變應力分散到第二緩衝區10內。結果，良好地緩和了襯底1的彎曲。
為了良好地進行半導體元件的光刻工序等，最好極力減小直徑12.7cm(5英寸)的基體1的彎曲量，例如抑制到40μm以內。依據本實施例，直徑12.7cm(5英寸)的基體1中以1.2～2μm的厚度形成半導體區4時的彎曲為-14μm。為了進行比較，製作了將緩衝區3置換成5nm的AlN層和20nm的GaN層這一對層層疊40個的傳統的多層結構緩衝區的半導體基體(以下稱為傳統基體)，測量其彎曲量的結果為+100μm。
(2)第二緩衝區10包含空隙15，能夠由空隙15來終結在第一緩衝區9內發生的位錯。因此，減少在緩衝區3的上面形成的主半導體區4的位錯密度。具體地說，主半導體區4的一方主面11上的位錯密度為5×108cm-2，與傳統基體2×1010cm-2相比已大幅減小了。
(3)表面的粗糙度δrms為0.2nm以下，與傳統基體的0.48nm以下相比得到大幅改善。
(4)主半導體區4的電子移動層6a中的電子遷移速度為1600cm2/Vs，與傳統基體的1200cm2/Vs相比大幅提升。
(5)通過將主半導體區4的厚度Tm設為1.2μm以上，能夠使電晶體40等的半導體元件的耐壓達到例如600V以上的高電壓。
(6)通過將主半導體區4的厚度Tm設為1.2μm以上，能夠減少半導體元件的漏電流。
實施例2接著，參照圖5說明實施例2的半導體發光元件50。但是，圖5中基本上與圖1～圖4相同的部分採用同一符號，並省略其說明。實施例2的半導體發光元件50的半導體基體1a，由矽襯底2和其上依次外延生長的緩衝區3』以及主半導體區4b而構成。實施例2的半導體發光元件50中，對緩衝區3』導入了n型雜質，成為n型緩衝區。圖5的緩衝區3』除導入雜質的情況外其結構與圖1～圖4的緩衝區3相同。
矽襯底2a除雜質濃度和電阻率不同外其結構與圖4的襯底2相同。圖5的襯底2a的雜質濃度為5×1018cm-3～5×1019cm-3，電阻率為0.0001～0.01Ω·cm。因而，襯底2a為導電性襯底，作為陽極54和陰極55之間的電流通路起作用。襯底2a為了支持緩衝區3和主半導體區4b而具有比較厚的厚度約300～1000μm。
圖5中p型矽襯底2a與n型緩衝區3』接觸。但是，襯底2a和緩衝區3』之間為異質結且兩者間產生合金化區(未圖示)，因此在陽極54和陰極55之間施加正向偏壓時的p型矽襯底2a和n型緩衝區3』之間的電壓降小。還有，顯然可以將矽襯底2a變更為n型矽襯底，其上形成n型的緩衝區3』。
主半導體區4b由用以構成雙異質結結構的發光二極體的主要部分的n型氮化物半導體層51和活性層52和p型氮化物半導體層53構成。
在緩衝區3』上外延生長的n型氮化物半導體層51最好為在由例如化學式AlxInyGa1-x-yN(這裡x和y是滿足0≤x＜1，0≤y＜1的數值)表示的氮化物半導體摻雜n型雜質，若為n型GaN則更好。可將該n型氮化物半導體層51也稱為n型包層。
活性層52最好為由例如化學式AlxInyGa1-x-yN(這裡x和y是滿足0≤x＜1，0≤y＜1的數值)表示的不摻雜的氮化物半導體，若為InGaN則更好。還有，圖5中用一層概略示出活性層52，但實際上具有公知的多重量子阱結構。顯然，活性層52可用一層構成。另外，可省去活性層52。另外，本實施例中對活性層52不摻雜導電型確定雜質，但可以摻雜p型或n型雜質。
在活性層52上配置的p型氮化物半導體層53最好為在由例如化學式AlxInyGa1-x-yN(這裡x和y是滿足0≤x＜1，0≤y＜1的數值)表示的氮化物半導體上摻雜p型雜質的層，若為p型GaN則更好。可將該p型氮化物半導體層53稱為p型包層。
由n型氮化物半導體層51、活性層52及p型氮化物半導體層53構成的主半導體區4b，經由緩衝區3』形成於矽襯底2a上，因此其結晶性及平坦性比較良好。
作為陽極的第一電極54與p型氮化物半導體層53連接，作為陰極的第二電極55與矽襯底2a的下面連接。還有，為了連接第一電極54而在p型氮化物半導體層53上增加設置接觸用的p型氮化物半導體層，能夠在該層上連接第一電極54。另外，能夠將第二電極55連接到緩衝區3或n型氮化物半導體層51上。
圖5的實施例2的半導體發光元件50具有與圖1～圖4相同結構的緩衝區3，因此具有與實施例1相同的效果。另外，矽襯底2a的導電性較高，因此能夠降低陽極54和陰極55之間的工作電壓。
本發明並不限於上述的實施例，例如可進行如下變形。
(1)能夠形成雙極性電晶體、絕緣柵場效應電晶體、整流二極體、公知的金屬半導體場效應電晶體(MESFET)等的半導體元件，以取代圖4的HEMT結構的異質結場效應電晶體40及圖5的半導體發光元件50。
(2)能夠使用可外延生長氮化物半導體的藍寶石襯底、Si化合物襯底、ZnO襯底、NdGaO3襯底、GaAs襯底等的襯底，以取代各實施例的矽襯底2、2a。
(3)能夠增減實施例1和實施例2的緩衝區3、3』的第一緩衝區9和第二緩衝區10的數量。例如，第一緩衝區9的數量可從2～50中選擇，第二緩衝區10的數量可從1～49中選擇。
(4)能夠增減第一緩衝區9中的第一和第二層L1、L2一對層的數量。例如，可將第一層L1的數量設為2～50，第二層L2的數量設為1～49。
(5)實施例1和實施例2中多個第一緩衝區9採用彼此相同的結構，但可以採用多個第一緩衝區9的一部分或全部互相不同的結構，以作替代。例如，能夠使第一緩衝區9的第二層L2的厚度隨著接近主半導體區4a、4b變厚或變薄。另外，能夠使一個第一緩衝區9中的第一和第二層L1、L2一對層的數量隨著接近主半導體區4a、4b減少或增多。另外，能夠採用多個第二緩衝區10的一部分或全部互相不同的結構，以取代採用多個第二緩衝區10彼此相同的結構。例如，能夠使第二緩衝區10的厚度隨著接近主半導體區4a、4b變厚或變薄。
(6)能夠在第二緩衝區10的表面形成掩模，通過選擇蝕刻第二緩衝區10來形成第二緩衝區10的空隙15。
(7)能夠用實施例公開的製法以外的方法形成本發明的板狀基體。例如，作為襯底使用其生長表面出現臺階(階段結構)的襯底即斜(Off-Angled)襯底，並通過用公知的步進流水(step flow)生長方法層疊第一層L1和第二層L2構成的第一緩衝區9，可以用分數超晶格(fractional superlattice)形成。這樣，能夠使空隙15的尺寸比較均勻。
(8)能夠對圖1～圖4的緩衝區3的一部分或全部上添加例如n型雜質。
本發明可在發光二極體、HEMT、電晶體、FET等的半導體元件上利用。
權利要求
1.一種用於形成半導體元件的板狀基體，其中設有襯底、在所述襯底上配置的緩衝區以及由在所述緩衝區上配置的化合物半導體構成的主半導體區，所述緩衝區由多個多層結構緩衝區和在所述多個多層結構緩衝區的相互之間配置的單層結構緩衝區構成，所述多層結構緩衝區是第一層和第二層的交互層疊體，所述多層結構緩衝區的所述第一層由按預定比例含有鋁的氮化物半導體構成，所述多層結構緩衝區的所述第二層由不含鋁或比所述第一層小的比例含有鋁的氮化物半導體構成，所述單層結構緩衝區由不含鋁或比所述第一層小的比例含有鋁的氮化物半導體構成且形成得厚於所述第一和第二層且具有空隙。
2.如權利要求1所述的用於形成半導體元件的板狀基體，其特徵在於所述緩衝區包括3個或多於3個的多層結構緩衝區和2個或多於2個的單層結構緩衝區。
3.如權利要求2所述的用於形成半導體元件的板狀基體，其特徵在於所述多層結構緩衝區的所述第一層的數量為3～50，所述第二層的數量為2～49。
4.如權利要求1所述的用於形成半導體元件的板狀基體，其特徵在於所述襯底為矽半導體襯底；所述多層結構緩衝區的所述第一層是由化學式AlxMyGa1-x-yN表示的氮化物半導體，其中，所述M是從銦和硼中選擇的至少一種元素，所述x和y是滿足0＜x≤1，0≤y＜1，x+y≤1，a＜x的數值；所述多層結構緩衝區的所述第二層是由化學式AlaMbGa1-a-bN表示的氮化物半導體，其中，所述M是從銦和硼中選擇的至少一種元素，所述a和b是滿足0≤a＜1，0≤b＜1，a+b≤1，a＜x的數值；所述單層結構緩衝區是由化學式AlaMbGa1-a-bN表示的氮化物半導體，其中，所述M是從銦和硼中選擇的至少一種元素，所述a和b是滿足0≤a＜1，0≤b＜1，a+b≤1，a＜x的數值。
5.如權利要求1所述的用於形成半導體元件的板狀基體，其特徵在於所述多層結構緩衝區具有20～400nm的厚度，所述單層結構緩衝區具有20～400nm的厚度。
6.如權利要求1所述的用於形成半導體元件的板狀基體，其特徵在於所述多層結構緩衝區的所述第一層具有0.2～20nm的厚度，所述多層結構緩衝區的所述第二層具有0.2～30nm的厚度。
7.如權利要求1所述的用於形成半導體元件的板狀基體，其特徵在於所述單層結構緩衝區的空隙在所述襯底的上面平行的平面上的X軸方向和與之正交的Y軸方向的兩個方向上重複配置。
8.如權利要求1所述的用於形成半導體元件的板狀基體，其特徵在於所述緩衝區和所述主半導體區由氣相生長法形成的氮化物半導體構成。
9.一種用於形成半導體元件的板狀基體的製造方法，包括準備襯底的工序；用氣相生長法在所述襯底的一方主面上形成緩衝區的工序，所述緩衝區由多個多層結構緩衝區和在所述多個多層結構緩衝區的相互之間配置的單層結構緩衝區構成，所述多層結構緩衝區是第一層和第二層的交互層疊體，所述多層結構緩衝區的所述第一層由按預定比例含有鋁的氮化物半導體構成，所述多層結構緩衝區的所述第二層由不含鋁或比所述第一層小的比例含有鋁的氮化物半導體構成，所述單層結構緩衝區由不含鋁或比所述第一層小的比例含有鋁的氮化物半導體構成且形成得厚於所述第一和第二層的厚度；以及用氣相生長法在所述緩衝區上形成由化合物半導體構成的主半導體區的工序。
全文摘要
根據本發明能夠提供彎曲少的板狀半導體基體。該板狀半導體基體包括矽襯底以及在該矽襯底上用以形成經由用氮化物半導體構成的緩衝區(3)配置的半導體元件的主要部分的主半導體區。緩衝區(3)由多層結構的多個第一緩衝區(9)和單層結構的多個第二緩衝區(10)的交互層疊體形成。第二緩衝區(10)中包含空隙(15)。通過在多層結構的第一緩衝區(9)的相互之間配置具有空隙(15)的第二緩衝區(10)，改善了半導體基體的彎曲且改善了主半導體區的結晶性。
文檔編號H01L29/38GK1770399SQ20051010852
公開日2006年5月10日 申請日期2005年9月29日 優先權日2004年9月29日
發明者李定植, 菅原智也 申請人:三墾電氣株式會社