分段溝道電晶體及其形成方法
2023-04-23 04:04:51 2
分段溝道電晶體及其形成方法
【專利摘要】一種分段溝道電晶體及其形成方法，所述分段溝道電晶體的形成方法包括：提供半導體襯底；在半導體襯底表面形成第一外延層和第一外延層表面的第二外延層；圖形化第二外延層，形成若干第一開口；沿第一開口刻蝕所述第一外延層，去除所述第一開口底部的第一外延層以及第一開口兩側的第二外延層下方的部分第一外延層，形成第二開口；在所述第二開口內形成介質層，所述介質層的表面低於第二外延層的表面並且部分第二外延層與半導體襯底之間通過介質層隔離；形成橫跨所述介質層和第二外延層的柵極結構；在所述柵極結構兩側形成源極和漏極。所述分段溝道電晶體的形成方法可以降低電晶體的寄生電容。
【專利說明】分段溝道電晶體及其形成方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，特別涉及分段溝道電晶體及其形成方法。
【背景技術】
[0002]隨著半導體技術的不斷發展，電晶體的特徵尺寸不斷縮小，使得集成電路的功能和成本都不斷提高。然而隨著電晶體尺寸的縮小，短溝道效應、柵極漏電等現象使電晶體的性能越來越難以控制，從而使集成電路的性能受到影響。為了克服這些問題，電晶體的結構已經從傳統的平面結構向FinFET或全耗盡的絕緣體上矽(FDSOI)電晶體過渡。雖然這些結構的電晶體的性能較高，但是需要更為複雜的工藝流程或者昂貴的襯底材料，增加了集成電路的製作成本。
[0003]分段溝道電晶體(SegFET)結合了平面電晶體和多柵器件(例如FinFET)的優點，既能提高器件的電學性能和穩定性，又具有生產成本低，工藝步驟簡單的優點。
[0004]請參考圖1，為現有的分段溝道電晶體(SegFET)的俯視示意圖，圖2至圖4為現有的分段溝道電晶體(SegFET)的剖面示意圖。
[0005]依舊參考圖1，所述分段溝道電晶體形成在波紋狀的半導體襯底上，所述波紋狀的半導體襯底表面具有平行排列的矽條紋11，相鄰矽條紋11之間具有超淺溝槽隔離結構(very shallow trench isolat1n,VSTI) 12,最外側具有淺溝道隔離結構13,柵極結構14橫跨所述矽條紋11以及超淺溝槽隔離結構12，位於柵極結構14下方的部分矽條紋構成電晶體的溝道區域。所述柵極結構14兩側，還具有側牆15。
[0006]請參考圖2,為所述SegFET沿AA』方向的剖面示意圖。
[0007]所述波紋狀的半導體襯底位於體矽10表面，被柵極結構14覆蓋的矽條紋11的部分區域，作為電晶體的溝道區域，位於柵極結構14兩側的半導體襯底內還具有源極16和漏極17。
[0008]請參考圖3，為所述SegFET沿BB』方向的剖面示意圖。
[0009]由於所述超淺溝槽隔離結構12的深度很淺，所以半導體襯底的下部分都是連續的，所以在超淺溝槽隔離結構12下方也具有源極16和漏極17。
[0010]請參考圖4,為所述SegFET沿CC』方向的剖面示意圖。
[0011]所述超淺溝槽隔離結構12的深度小於淺溝槽隔離結構13，並且所述矽條紋11的表面略高出於超淺溝槽隔離結構12的表面，所以所述柵極結構14覆蓋矽條紋的頂部表面和部分側壁，提高了溝道的有效寬度。
[0012]所述分段溝道電晶體的寄生電容較大，需要進一步降低所述寄生電容來提高所述分段溝道電晶體的性能。
【發明內容】
[0013]本發明解決的問題是提供一種分段溝道電晶體及其形成方法，降低分段溝道電晶體的寄生電容，從而進一步提高分段溝道電晶體的性能。
[0014]為解決上述問題，本發明的技術方案提供了一種分段溝道電晶體的形成方法，包括:提供半導體襯底；在所述半導體襯底表面形成第一外延層；在所述第一外延層表面形成第二外延層；圖形化所述第二外延層，形成第一開口，暴露出第一外延層的部分表面?』沿第一開口刻蝕所述第一外延層，去除第一開口底部的第一外延層以及去除位於第一開口兩側的第二外延層下方的部分第一外延層，形成第二開口，使第二外延層部分懸空，減少第一外延層與第二外延層、半導體襯底之間的接觸面積；在所述第二開口內形成介質層，所述介質層的表面低於第二外延層的表面並且部分第二外延層與半導體襯底之間通過介質層隔離；形成橫跨所述介質層和第二外延層的柵極結構；在所述柵極結構兩側的第二外延層內形成源極和漏極。
[0015]可選的，所述第一外延層的材料為SiGe或GaAs，所述第二外延層的材料為Si或Ge。
[0016]可選的，所述第一外延層的材料和第二外延層的材料之間具有刻蝕選擇性，所述第一外延層的材料和半導體襯底的材料之間具有刻蝕選擇性。
[0017]可選的，所述第一開口的寬度為1nm~50nm。
[0018]可選的，所述第一外延層的厚度為5nm~10nm,所述第二外延層的厚度為5nm~10nm0
[0019]可選的，所述第二開口的寬度為15nm~300nm。
[0020]可選的，採用幹法刻蝕工藝刻蝕所述第一外延層，形成第二開口。
[0021]可選的，所述幹法刻蝕工藝採用HCl作為刻蝕氣體，溫度為550°C~670°C，壓力為0.08託~3託。
[0022]可選的,所述介質層的表面低於第二外延層的表面5nm~lOOnm。
[0023]可選的，所述介質層的材料為氧化矽或氮氧化矽。
[0024]可選的，所述第二外延層為重摻雜外延層，所述第二外延層的摻雜濃度為5E15atom/cm3 ~2E20atom/cm3。
[0025]可選的，形成所述重摻雜外延層的方法為離子注入或原位摻雜。
[0026]為解決上述問題，本發明的技術方案還提供了一種分段溝道電晶體，包括:半導體襯底；位於所述半導體襯底表面的第一外延層，所述第一外延層具有第二開口 ；位於第一外延層表面的第二外延層，所述第二外延層具有第一開口，所述第一開口寬度小於第二開口，並且第一開口和第二開口連通，部分第二外延層位於第二開口上方；位於所述第二開口內的介質層，所述介質層的表面低於第二外延層的表面並且部分第二外延層與半導體襯底之間通過介質層隔離；橫跨所述介質層和第二外延層的柵極結構；在所述柵極結構兩側的第二外延層內的源極和漏極。
[0027]可選的，所述第一外延層的材料為SiGe或GaAs，所述第二外延層的材料為Si或Ge。
[0028]可選的，所述第一外延層的材料和第二外延層的材料之間具有刻蝕選擇性，所述第一外延層的材料和半導體襯底的材料之間具有刻蝕選擇性。
[0029]可選的，所述第一外延層的厚度為5nm~10nm,所述第二外延層的厚度為5nm~10nm.
[0030]可選的，所述第二開口的寬度為15nm~300nm。
[0031]可選的,所述介質層的表面低於第二外延層的表面5nm?lOOnm。
[0032]可選的，所述介質層的材料為氧化矽或氮氧化矽。
[0033]可選的，所述第一外延層為重摻雜外延層，所述第一外延層的摻雜濃度為5E15atom/cm3 ?2E20 atom/cm3。
[0034]與現有技術相比，本發明具有以下優點:
[0035]本發明的技術方案，通過刻蝕第二外延層形成第二開口，使部分第二外延層懸空，減少了第一外延層與第二外延層、半導體襯底之間的接觸面積，並且使所述部分第二外延層與半導體襯底之間通過介質層隔離，降低所述第二外延層與半導體襯底之間的寄生電容，從而提高在所述第二外延層表面形成的分段溝道電晶體的性能。
[0036]進一步的，所述第一外延層還可以是重摻雜外延層，所述第一外延層中摻雜濃度較大，導致第一外延層內載流子的遷移率較低，而第二外延層為本徵或者低摻雜材料，具有較高的載流子遷移率，所以可以提高第二外延層內的載流子密度和遷移率，從而提高電晶體的驅動電流。並且，所述第一外延層的摻雜類型與電晶體導通後的溝道區域的類型相反，所述溝道區域位於第二外延層內，所以所述溝道區域與半導體襯底之間會形成PN結隔離，可以降低後續形成的電晶體的漏電流，從而抑制短溝道效應，從而提高電晶體的性能。
【專利附圖】
【附圖說明】
[0037]圖1至圖4是本發明的現有技術的分段溝道電晶體的示意圖；
[0038]圖5至圖13是本發明的實施例中形成分段溝道電晶體的流程示意圖。
【具體實施方式】
[0039]如【背景技術】中所述，分段溝道電晶體的寄生電容較大，嚴重影響電晶體的工作性倉泛。
[0040]研究發現，為了降低短溝道效應，減少漏電流，會在半導體襯底內形成與電晶體類型相反的摻雜區域。由於電晶體的寄生電容與半導體襯底的摻雜濃度成正比，所以隨著半導體襯底的摻雜濃度提高，分段溝道電晶體的寄生電容也會隨之提高。
[0041]進一步研究發現，所述分段溝道電晶體的寄生電容與電晶體和半導體襯底之間的接觸面積成正比，所以降低所述電晶體的源漏、溝道區域與半導體襯底之間的接觸面積就可以降低分段溝道電晶體的寄生電容。
[0042]本發明的技術方案提供一種分段溝道電晶體及其形成方法，可以降低分段溝道電晶體的寄生電容，從而提高分段溝道電晶體的性能。
[0043]為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。所描述的實施例僅僅是本發明的可實施方式的一部分，而不是其全部。在詳述本發明實施例時，為便於說明，示意圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明的保護範圍。此外，在實際製作中應包含長度、寬度及深度的三維空間尺寸。根據所述實施例，本領域的普通技術人員在無需創造性勞動的前提下可獲得的所有其它實施方式，都屬於本發明的保護範圍。因此本發明不受下面公開的具體實施的限制。
[0044]請參考圖5,在所述半導體襯底100表面形成第一外延層200和位於第一外延層100表面的第二外延層300。
[0045]所述半導體襯底100的材料包括矽、鍺、鍺化矽、砷化鎵等半導體材料，本實施例中，所述半導體襯底100的材料為矽。
[0046]採用化學氣相沉積工藝，在所述半導體襯底100表面依次形成第一外延層200和第二外延層300，所述半導體襯底100和第一外延層200之間具有刻蝕選擇性，所述第一外延層200和第二外延層300之間具有刻蝕選擇性。
[0047]所述第一外延層200的材料為SiGe或GaAs等半導體材料，所述第一外延層200的材料與半導體襯底100的材料不相同，使第一外延層200和半導體襯底100之間具有較高的刻蝕選擇性。所述第一外延層200的厚度為5nm?10nm,本實施例中，所述第一外延層200的厚度為20nm。
[0048]在本發明的其他實施例中，所述第一外延層200還可以是重摻雜外延層，在形成所述第一外延層之後對所述第一外延層進行重摻雜離子注入，或者在外延形成所述第一外延層的同時進行原位摻雜，形成重摻雜外延層。所述第一外延層200的摻雜濃度為5E15atom/cm3?2E20atom/cm3。如果形成NMOS電晶體,則對所述第一外延層進行P型重摻雜離子注入，所述重摻雜離子可以是硼離子等P型離子；如果形成PMOS電晶體，則對所述第一外延層進行N型重摻雜離子注入，所述重摻雜離子可以是磷離子等N型離子。形成所述重摻雜離子區域，可以降低後續形成的電晶體的漏電流，抑制短溝道效應，並且可以提高後續在第一外延層表面形成的第二外延層內的載流子遷移率，提高電晶體的驅動電流。
[0049]所述第二外延層300的材料為Si或Ge等半導體材料，所述第二外延層的材料與第一外延層300的材料不相同，使第一外延層200和第二外延層300的材料之間具有較高的刻蝕選擇性。所述第二外延層300的厚度為5nm?lOOnm。本實施例中，所述第二外延層300的厚度為20nm。
[0050]在本發明的其他實施例中，還可以採用離子注入或者原位摻雜工藝對位於所述第二外延層300進行輕摻雜處理，調整電晶體的閾值電壓。
[0051]請參考圖6，圖形化所述第二外延層300 (請參考圖5)，形成若干第一開口 302，暴露出第一外延層200的部分表面。
[0052]具體的，形成所述第一開口 302的方法為:在所述第二外延層300 (請參考圖5)的表面形成光刻膠層(未示出)，通過顯影曝光之後圖形化，然後以所述圖形化光刻膠層為掩膜，以所述第一外延層200為刻蝕停止層，採用幹法刻蝕工藝刻蝕所述第二外延層300 (請參考圖5)，形成第一開口 302以及圖形化的第二外延層301，暴露出第一外延層200的部分表面。所述第一開口 301的寬度為1nm?50nm,本實施例中，所述第一開口的寬度為23nm。
[0053]請參考圖7，沿第一開口 302刻蝕所述第一外延層200 (請參考圖6)，去除第一開口 302底部的第一外延層200 (請參考圖6)以及去除位於第一開口 302兩側的部分第二外延層301下方的第一外延層200，形成第二開口 202，使第二外延層301部分懸空，降低了第一外延層201和第二外延層301、半導體襯底100之間的接觸面積。
[0054]具體的，採用幹法刻蝕工藝刻蝕所述第一外延層200 (請參考圖6)，形成第二開口202。本實施例中，所述幹法刻蝕工藝採用HCl作為刻蝕氣體，刻蝕溫度為550°C?670°C，壓力為0.08託?3託。在本發明的其他實施例中，也可以採用溼法刻蝕等其他各向同性刻蝕工藝，刻蝕所述第一外延層。
[0055]採用幹法刻蝕工藝刻蝕所述第一外延層200 (請參考圖6)時，由於所述第一外延層200和第二外延層300之間具有較高的刻蝕選擇性，所以選擇對第一外延層200具有較高刻蝕速率的氣體作為刻蝕氣體，首先沿第一開口 302向下刻蝕第一外延層。由於幹法刻蝕工藝為各向同性刻蝕工藝，所以在沿第一開口向下刻蝕的同時，也同時在水平方向向兩側刻蝕位於第一開口兩側的第二外延層301下方的第一外延層，形成第二開口 202，所述第二開口的寬度為15nm?300nm，大於第一開口 302的寬度。所述第二開口 202和第一開口302連通，兩者形成左右對稱的倒T形開口。由於第一外延層200和第二外延層300之間具有較高的刻蝕選擇性，所以採用幹法刻蝕工藝對所述第一外延層進行刻蝕的時候不會對所述第二外延層301產生損傷，從而防止對後續形成的電晶體的性能造成影響。
[0056]相鄰的第二開口 202之間，還有部分未被刻蝕的第一外延層201，所述未被刻蝕的第一外延層201位於第二外延層301下方，寬度大於10nm，所述第一外延層201的寬度小於第二外延層301的寬度，使第二外延層301的兩側懸空。
[0057]通過控制所述幹法刻蝕的時間，可以調整所述第二開口 202的寬度，從而調整未被刻蝕的第一外延層201的寬度。由於形成第二開口 202使得第一外延層201與第二外延層301、半導體襯底100之間的接觸面積下降，可以降低後續在第二外延層表面形成的電晶體與半導體襯底之間的寄生電容。
[0058]在本實施例中，所述第二開口 202暴露出半導體襯底100的部分表面，所述第二開口 202的深度為第一外延層201的厚度。在本發明的其他實施例中，所述第二開口 202的深度還可以小於或大於第一外延層201的厚度。
[0059]請參考圖8，形成填充滿所述第一開口 302 (請參考圖7)和第二開口 202 (請參考圖7)，並且覆蓋所述第二外延層301表面的介質材料層400。
[0060]具體的，採用化學氣相沉積工藝形成所述介質材料層400，所述介質材料層400的材料為氧化矽或氮氧化矽等絕緣介質。
[0061]請參考圖9，刻蝕所述介質材料層400 (請參考圖8)，形成介質層401，所述介質層401的表面低於第二外延層301的表面。
[0062]具體的，形成所述介質層401的方法為:採用溼法刻蝕或幹法刻蝕工藝，回刻蝕所述第二介質材料層400 (請參考圖8)，使其表面低於第二外延層301的表面，形成介質層401。
[0063]在本發明的其他實施例中，也可以以所述第二外延層301為研磨停止層，先對所述第二介質材料層400 (請參考圖8)進行平坦化；再採用溼法刻蝕或幹法刻蝕工藝，回刻蝕所述介質材料層，使其表面低於第二外延層301的表面，形成第二介質層401。
[0064]所述介質層401表面低於第二外延層301表面5nm?lOOnm。本實施例中，所述介質層401的表面與第一外延層201的表面齊平。
[0065]在本發明的其他實施例中，所述介質層還可以高於第一外延層201的表面(請參考圖10)或者低於第一外延層201的表面(請參考圖11)。
[0066]所述介質層401作為相鄰的第一外延層201之間的隔離結構，由於介質層401的表面低於第二外延層301的表面，暴露出第二外延層301的部分側壁，所以後續形成的柵極結構覆蓋第二外延層的表面和部分側壁，提高了有效的溝道長度。通過調節所述介質層401的表面與第二外延層301表面之間的高度差，就可以調整形成的電晶體的有效溝道長度。
[0067]由於所述第二開口寬度大於第一開口寬度，所以部分第二外延層301位於所述介質層401表面，與所述半導體襯底100之間通過介質層401隔離開，降低了第二外延層301與半導體襯底100之間的寄生電容，從而可以提高後續形成的電晶體的性能，降低電晶體的損耗。
[0068]請參考圖12，形成橫跨所述介質層401和第二外延層301的柵極結構500。
[0069]本實施例中，在以圖9所示的介質層401和第二外延層301表面形成柵極結構。所述柵極結構500包括柵介質層501和位於柵介質層501表面的柵電極層502。所述柵介質層的材料可以是S12或高K介質材料，所述柵電極層502的材料可以是多晶矽或其他可以作為柵電極層的金屬材料。
[0070]由於介質層401的表面低於第二外延層301的表面，所以，所述柵極結構500覆蓋所述第二外延層301的頂部表面及部分側壁，提高了第二外延層301與柵極結構500的接觸面積，提高了電晶體的有效溝道寬度。
[0071]在本發明的其他實施例中，也可以在圖10所示的介質層401a表面和第二外延層301表面形成柵極結構。由於所述介質層401a的表面高於第一外延層201的表面，覆蓋部分第二外延層301的側壁，所以所述柵極結構僅能覆蓋第二外延層的頂面和部分側壁。
[0072]在本發明的其他實施例中，還可以在圖11所示的介質層40 Ib表面和第二外延層301表面形成柵極結構。由於所述介質層401b的表面低於第一外延層201的表面，所述柵極結構可以覆蓋第二外延層的頂面、側壁以及部分底面，進一步提高電晶體的有效溝道寬度。
[0073]請參考圖13，為形成所述柵極結構500 (請參考圖12)之後的俯視示意圖。
[0074]所述柵極結構500 (請參考圖10)橫跨第二外延層301和介質層401，暴露出所述柵極結構500兩側的電晶體的源極和漏極區域(圖中未示出)。
[0075]具體的，形成所述柵極結構500的方法為:在所述介質層401和第二外延層301表面形成柵介質材料層和位於柵介質材料層表面的柵電極材料層，刻蝕所述柵介質材料層和柵電極材料層，去除覆蓋在電晶體源極和漏極區域的柵介質材料層和柵電極材料層，形成柵極結構500 (請參考圖12)。
[0076]後續，在所述柵極結構500兩側形成側牆，然後以所述側牆和柵極結構為掩膜，對側牆兩側的源漏區域進行離子注入形成源極和漏極。
[0077]在本發明的其他實施例中，還可以在形成所述側牆之前，先對源極和漏極區域進行輕摻雜離子注入，形成源漏輕摻雜區，然後形成側牆，再以所述側牆和柵極結構作為掩膜，對源極和漏極區域進行重摻雜離子注入形成源極和漏極。
[0078]本實施例的分段溝道電晶體的形成方法，通過刻蝕第一外延層形成第二開口，使部分第二外延層懸空，減少了第一外延層與第二外延層、半導體襯底之間的接觸面積，並且使所述部分第二外延層與半導體襯底之間通過介質層隔離，降低所述第二外延層與半導體襯底之間的寄生電容，從而提高在所述第二外延層表面形成的分段溝道電晶體的性能。並且，位於第二外延層下方的第一外延層還可以是重摻雜外延層，可以降低電晶體的漏電流，抑制短溝道效應，並且可以提高作為溝道區域的第二外延層內的載流子遷移率，提高電晶體的驅動電流。
[0079]本發明的實施例還提供一種採用上述方法形成的分段溝道電晶體。
[0080]請參考圖12，所述分段溝道電晶體包括:半導體襯底100，位於所述半導體襯底表面的第一外延層201，所述第一外延層201具有第二開口 ；位於第一外延層201表面的第二外延層301，所述第二外延層具有第一開口，所述第一開口寬度小於第二開口 ；位於所述第二開口內的介質層401，所述介質層401的表面低於第二外延層301的表面；橫跨所述介質層401和第二外延層301的柵極結構500 ;在所述柵極結構兩側的第二外延層內的源極和漏極(圖中未示出)。
[0081]所述第一外延層201的材料為SiGe或GaAs，所述第二外延層301的材料為Si或Ge,所述第一外延層201的材料和第二外延層301的材料之間具有刻蝕選擇性,所述第一外延層201的材料和半導體襯底100的材料之間具有刻蝕選擇性。
[0082]所述第一外延層201的厚度為5nm?10nm,所述第二外延層301的厚度為5nm?lOOnm。所述第二開口的寬度為15nm?300nm。
[0083]所述介質層401的材料為氧化矽或氮氧化矽。所述介質層401的表面低於第二外延層的表面5nm?10nm,本實施例中，所述介質層401的表面與第一外延層201的表面齊平。在本發明的其他實施例中，所述介質層的表面還可以高於或低於第一外延層的表面，通過調整介質層401的高度，可以獲得不同的溝道寬度。
[0084]本發明的其他實施例中，所述第一外延層201還可以是重摻雜外延層，所述第二外延層的慘雜濃度為5E15atom/cm3?2E20atom/cm3。
[0085]本實施例的分段溝道電晶體中，部分第二外延層301與半導體襯底100之間通過介質層401隔離開，第一外延層201與第二外延層301、半導體襯底之間的接觸面積較低，可以有效降低電晶體與半導體襯底之間的寄生電容，提高電晶體的工作效率和工作性能。並且，所述第一外延層201還可以是重摻雜外延層，所述重摻雜外延層與電晶體工作時溝道區域的類型相反，從而使溝道區域與半導體襯底之間形成PN結隔離，減小了電晶體的漏電流。
[0086]本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。
【權利要求】
1.一種分段溝道電晶體的形成方法，其特徵在於，包括: 提供半導體襯底； 在所述半導體襯底表面形成第一外延層； 在所述第一外延層表面形成第二外延層； 圖形化所述第二外延層，形成若干第一開口，暴露出第一外延層的部分表面； 沿第一開口刻蝕所述第一外延層，去除所述第一開口底部的第一外延層以及位於所述第一開口兩側的第二外延層下方的部分第一外延層，形成第二開口，使部分第二外延層懸空，減少第一外延層與第二外延層、半導體襯底之間的接觸面積； 在所述第二開口內形成介質層，所述介質層的表面低於第二外延層的表面並且部分第二外延層與半導體襯底之間通過介質層隔離； 形成橫跨所述介質層和第二外延層的柵極結構； 在所述柵極結構兩側的第二外延層內形成源極和漏極。
2.根據權利要求1所述的分段溝道電晶體的形成方法，其特徵在於，所述第一外延層的材料為SiGe或GaAs，所述第二外延層的材料為Si或Ge。
3.根據權利要求1所述的分段溝道電晶體的形成方法，其特徵在於，所述第一外延層的材料和第二外延層的材料之間具有刻蝕選擇性，所述第一外延層的材料和半導體襯底的材料之間具有刻蝕選擇性。
4.根據權利要求1所述的分段溝道電晶體的形成方法，其特徵在於，所述第一開口的寬度為1nm~50nm。
5.根據權利要求1所述的分段溝道電晶體的形成方法，其特徵在於，所述第一外延層的厚度為5nm~10nm,所述第二外延層的厚度為5nm~lOOnm。
6.根據權利要求1所述的分段溝道電晶體的形成方法，其特徵在於，所述第二開口的寬度為15nm~300nm。
7.根據權利要求1所述的分段溝道電晶體的形成方法，其特徵在於，採用幹法刻蝕工藝刻蝕所述第一外延層，形成第二開口。
8.根據權利要求7所述的分段溝道電晶體的形成方法，其特徵在於，所述幹法刻蝕工藝採用HCl作為刻蝕氣體，溫度為550°C~670°C，壓力為0.08託~3託。
9.根據權利要求1所述的分段溝道電晶體的形成方法，其特徵在於，所述介質層的表面低於第二外延層的表面5nm~lOOnm。
10.根據權利要求1所述的分段溝道電晶體的形成方法，其特徵在於，所述介質層的材料為氧化矽或氮氧化矽。
11.根據權利要求1所述的分段溝道電晶體的形成方法，其特徵在於，所述第一外延層為重摻雜外延層，所述第一外延層的摻雜濃度為5E15atom/cm3~2E20atom/cm3。
12.根據權利要求11所述的分段溝道電晶體的形成方法，其特徵在於，形成所述重摻雜外延層的方法為離子注入或原位摻雜。
13.一種分段溝道電晶體，其特徵在於，包括: 半導體襯底； 位於所述半導體襯底表面的第一外延層，所述第一外延層具有第二開口 ； 位於第一外延層表面的第二外延層，所述第二外延層具有第一開口，所述第一開口寬度小於第二開口，並且第一開口和第二開口連通，部分第二外延層位於第二開口上方； 位於所述第二開口內的介質層，所述介質層的表面低於第二外延層的表面並且部分第二外延層與半導體襯底之間通過介質層隔離； 橫跨所述介質層和第二外延層的柵極結構； 在所述柵極結構兩側的第二外延層內的源極和漏極。
14.根據權利要求13所述的分段溝道電晶體，其特徵在於，所述第一外延層的材料為SiGe或GaAs，所述第二外延層的材料為Si或Ge。
15.根據權利要求13所述的分段溝道電晶體，其特徵在於，所述第一外延層的材料和第二外延層的材料之間具有刻蝕選擇性，所述第一外延層的材料和半導體襯底的材料之間具有刻蝕選擇性。
16.根據權利要求13所述的分段溝道電晶體，其特徵在於，所述第一外延層的厚度為5nm~10nm,所述第二外延層的厚度為5nm~lOOnm。
17.根據權利要求13所述的分段溝道電晶體，其特徵在於，所述第二開口的寬度為15nm ~300nmo
18.根據權利要求13所述的分段溝道電晶體，其特徵在於，所述介質層的表面低於第二外延層的表面5nm~lOOnm。
19.根據權利要求1 3所述的分段溝道電晶體，其特徵在於，所述介質層的材料為氧化矽或氮氧化矽。
20.根據權利要求13所述的分段溝道電晶體，其特徵在於，所述第一外延層為重摻雜外延層，所述第一外延層的摻雜濃度為5E15atom/cm3~2E20atom/cm3。
【文檔編號】H01L21/336GK104078356SQ201310105855
【公開日】2014年10月1日 申請日期:2013年3月28日 優先權日:2013年3月28日
【發明者】三重野文健 申請人:中芯國際集成電路製造(上海)有限公司