微電子結構和製造微電子結構的方法
2023-05-24 12:10:11
專利名稱：微電子結構和製造微電子結構的方法
技術領域：
本發明一般地涉及微電子結構中的電阻器。更特別地，本發明涉及微電子結構中的高性能電阻器。
背景技術：
除了電晶體、電容器和二極體之外，特別地包括有半導體結構的微電子結構通常包括電阻器。微電子結構中的電阻器可以用於包括電阻性負載功能以及信號修正功能的功能。
微電子電路近來的進步提供一種對微電子電路中高電流密度電阻器的需要。通常可以理解電阻器中的高電流密度處於每微米電阻器寬度從大約0.5到大約2.0毫安的範圍中(即希望將寬度作為與具有形成接觸的相對端的長度方向垂直的方向)。高電流密度電阻器通常用在專用集成電路中。高電流密度電阻器也可用在包括電源電路的應用中。
微電子結構中高電流密度電阻器的出現也產生了對於高電流密度電阻器周圍的結構的熱電不穩定性的擔心。這樣的熱或電不穩定性可能是由將高電流密度電阻器連接至其它電路元件的電氣互聯中的高電流密度導致的。或者，但不限於，這樣的電不穩定性可能是由高電流密度電阻器中的熱耗散導致的。
可以用在高電流應用中的電阻器在微電子製造技術領域中是公知的。
例如，Arcidiacono等人在美國專利4,251,326號和4,410,867號中教導了在電阻器-電容器網絡中使用氮化鉭作為電阻器材料。
隨著微電子製造技術持續發展而微電子結構尺寸持續減少，在微電子結構中製造高電流密度電阻器變得越發重要。需要熱電穩定的高電流密度電阻器和高電流密度電阻器結構。
發明內容
本發明提供微電子結構和製造微電子結構的方法。微電子結構和其製造方法包括高電流密度電阻器。
根據本發明的微電子結構包括設置在襯底上的電阻器。該微電子結構還包括與電阻器接觸的導體接觸層。使用Blech常數來確定導體接觸層的最大長度以避免包含導體接觸層的導體材料的電遷移。
根據本發明的製造微電子結構的方法包括形成設置在襯底上的電阻器。該方法還包括形成與電阻器接觸的導體接觸層。該導體接觸層具有使用Blech常數而確定的最大長度，以避免包含導體接觸層的導體材料的電遷移。
在下面給出的對優選實施例的描述的上下文中理解本發明的目的、特徵和優點。在構成本公開部分材料的附圖的上下文中理解本發明的優選實施例，其中圖1-圖10示出說明根據本發明一實施例的製造半導體結構的遞進階段結果的一系列示意剖面圖。
圖11示出根據本發明另一實施例的半導體結構的示意剖面圖。
具體實施例方式
在下面提供的描述的上下文中理解包含微電子結構(即一般為半導體結構)的本發明，微電子結構又包含電阻器結構。在如上所述的附圖的語境中理解該描述。附圖旨在說明目的，這樣的附圖沒有必要按比例繪製。
圖1-圖10示出說明根據本發明一實施例的製造半導體結構的遞進階段結果的一系列示意剖面圖。本發明的此實施例包含本發明的第一實施例。
圖1示出半導體襯底10。絕緣區域12位於半導體襯底10中，並在其中隔離活性區域。由絕緣區域12隔離的活性區域中設置電晶體T。蓋層18蓋住每個電晶體，而且蓋層18還作為設置在絕緣區域12上的電阻器20的基底。
半導體襯底10和上面指定的其餘結構可以包含並具有在半導體製造技術領域中傳統的材料和尺寸。半導體襯底10和上面指定的其餘結構還可以使用在半導體製造技術領域中傳統的方法而形成。
半導體襯底10包含半導體材料。半導體材料的非限制性示例包括矽、鍺、矽鍺合金、碳化矽、碳化矽鍺合金和複合的半導體材料。複合的半導體材料的非限制性示例包括砷化鎵、砷化銦和磷化銦半導體材料。
半導體襯底10可以包含塊體半導體材料，一般如在圖1的示意剖面圖中所示。或者，半導體襯底10可以包含絕緣體上半導體的襯底或混合定向襯底。絕緣體上半導體的襯底包含基底半導體襯底、設置在其上的埋入式電介質層和又在二者上面設置的表面半導體層。混合定向襯底包含多個具有不同結晶取向的半導體區域。使用若干方法中的任何一個可以形成絕緣體上半導體的襯底和混合定向襯底。非限制性示例包括層轉換方法、其它層壓法和注氧隔離(SIMOX)方法。
絕緣區域12包含典型地是電介質絕緣材料的絕緣材料。電介質絕緣材料可以包含若干電介質材料中的任何一種。電介質材料的非限制性示例包括矽的氧化物、氮化物和氮氧化物。不排除其它元素的氧化物、氮化物和氮氧化物。也可以考慮上述電介質絕緣材料的層壓和組合物。類似地，電介質絕緣材料也可以是晶體材料或非晶體材料。使用若干方法中的任何一個可以形成絕緣區域12。非限制性示例包括熱或等離子氧化或氮化方法、化學汽相沉積方法(包括原子層化學汽相沉積方法)和物理汽相沉積方法(包括濺射方法)。典型地，絕緣區域12至少部分包含氧化矽電介質材料，其厚度(即槽深度)從大約2000到大約6000埃。
電晶體T包含柵電介質14。柵電極16設置在柵電介質14上。隔離物層15鄰接柵電極16的側壁。源區/漏區17設置在半導體襯底10中並由設置在柵電極16下面的溝道區隔離。
上述包含電晶體T的結構的每一個可以包含並具有在半導體製造技術領域中傳統的材料和尺寸。上述包含電晶體T的結構的每一個可以使用在半導體製造技術領域中傳統的方法而形成。
柵電介質14一般可以包含傳統的柵電介質材料，其具有在真空中測得從大約4到大約20的介電常數。柵電介質材料的非限制性示例包括氧化矽、氮化矽和氮氧化矽柵電介質材料。柵電介質14一般還可以包括介電常數更高的柵電介質材料，其具有在真空中測得從大約20到大約100的介電常數。這些柵電介質材料的非限制性示例包括氧化鉿、矽酸鉿、氧化鈦、氧化鑭、鈦酸鍶鋇(BST)和鋯酸鈦酸鉛(PZT)。可以使用在半導體製造技術領域中傳統的方法形成柵電介質14。非限制性示例包括熱或等離子氧化或氮化方法、化學汽相沉積方法和物理汽相沉積方法。典型地，柵電介質14包含熱氧化矽柵電介質材料，其厚度從大約15到大約50埃。
類似地，柵電極16可以包含在半導體製造技術領域中傳統的柵電介質材料。包括但不限於的是某些金屬、金屬合金、金屬氮化物和金屬矽化物。還包括但不限於的是摻雜的多晶矽和多晶矽化物柵電介質材料。柵電極材料可以使用對其合成材料適宜的方法來沉積。非限制性示例包括電鍍方法、化學汽相沉積方法和物理汽相沉積方法。典型地，柵電極16包含金屬柵極材料、多晶矽化物柵極材料、或多晶矽柵極材料，其厚度從大約2000到大約5000埃。
典型地，隔離物層15(在剖面圖中被示為複數層，但在俯視圖中實際上是完全圍繞柵電極16的單層)包含電介質隔離物材料，儘管導體隔離物材料也已經為人們所知。電介質隔離物材料可以包含和絕緣區域12相同的材料。導體隔離物材料可以使用和柵電極16相同的材料。典型地，隔離物15至少部分包含電介質隔離物材料。使用再生層沉積和不同的在半導體製造技術領域中一般傳統的各項異性刻蝕方法。
源區/漏區17包含對於希望形成的電晶體T的極性適宜的極性的摻雜劑。典型地，使用兩步離子注入工藝形成源區/漏區17。該兩步離子注入工藝中的第一步使用柵極16而沒有隔離物15作為掩模以形成擴散區域到半導體襯底10中。該兩步離子注入工藝中的第二步使用柵電極16和隔離物15作為掩模以形成源區/漏區17的接觸區域部分，其構成擴散區域。典型地，擴散區域具有從每立方釐米大約le15到大約le16摻雜原子的摻雜濃度，而接觸區域具有從每立方釐米大約le18到大約le21摻雜原子的摻雜濃度。
典型地，蓋層18包含電介質蓋材料。可以從和絕緣區域12相同的材料組中選擇該電介質蓋材料。也可以使用和上面用於絕緣區域12的相同的方法沉積該電介質蓋材料。典型地，蓋層18具有從大約200到大約700埃的厚度。
電阻器20包含電阻材料，但是根據本發明電阻器20不必故意作為電阻器。典型地，電阻器20一般是較低阻抗的電阻器，其可以包含一般傳統的電阻材料，例如多晶矽電阻材料。典型地，電阻器20具有從大約200到大約2000埃的厚度。
圖2示出設置在圖1的半導體結構上的鈍化層22。鈍化層22可以包含若干鈍化材料中的任何一種。可以從和絕緣區域12相同的電介質材料組中選擇該鈍化材料。可以使用和上面用於形成絕緣區域12的相同的一組方法形成該鈍化層22。典型地，鈍化層22至少部分包含氧化材料，其具有從大約5000到大約8000埃的厚度。
首先圖3示出設置在圖2的示意剖面圖所示的鈍化層22中的一系列接觸通路內的一系列接觸立柱24，從而形成鈍化層22』。
為了從圖2的示意剖面圖所示的半導體結構獲得圖3的示意剖面圖所示的半導體結構，首先構圖鈍化層22，以形成鈍化層22』。使用光刻掩模和在半導體製造技術領域中一般傳統的刻蝕方法構圖鈍化層22以形成鈍化層22』。至於刻蝕方法，包括有溼化學刻蝕方法和幹刻蝕方法。幹刻蝕方法通常更為普遍，由於其通常向鈍化層22』提供了直邊的側壁。也不排除某些溼化學刻蝕方法。
在構圖鈍化層22之後生成鈍化層22』，然後將接觸立柱24置於並形成在接觸通路中。接觸立柱24可以包含若干導體材料中的任何一種。包括但不限於的是金屬、金屬合金、摻雜多晶矽和多晶矽化物接觸立柱材料。特殊金屬包括鎢、銅和鋁金屬，但是上述選擇不限制本發明。金屬鎢作為接觸立柱材料尤其普遍。可以使用半導體製造技術領域中的傳統方法形成接觸立柱24。包括但不限於的是電鍍方法、化學汽相沉積方法和物理汽相沉積方法。
最後圖3示出鈍化層26。鈍化層26可以包含用於形成鈍化層22的材料並由用於形成鈍化層22的方法形成。因此，鈍化層26可以包含矽的氧化物、氮化物和氮氧化物及其組合物和其層壓物。不排除其它元素的氧化物、氮化物和氮氧化物。典型地，鈍化層26具有從大約2000到大約4000埃的厚度。
首先圖4示出構圖鈍化層26以形成鈍化層26』的結果。設置在鈍化層26』中的是互聯層28。可以使用在半導體製造技術領域中傳統的光刻和刻蝕方法構圖鈍化層26以形成鈍化層26』。互聯層28通常可以包括與用於形成接觸立柱24的相同材料，除作為普通的接觸立柱材料的鎢以外，鎢通常不用作互聯材料。典型地，鈍化層26』具有從大約2000到大約4000埃的厚度。
最後圖4示出設置在鈍化層26」上的電阻器30和30』，其中電阻器30根據本發明意在作為電阻器結構中的元件。鈍化層26」包括與26』類似的材料。電阻器30和30』可以包括若干電阻器材料中的任何一種，其經得起高電流密度。這種電阻器材料的非限制性示例包括鈦、氮化鈦、鉭、氮化鉭、鎢和氮化鎢電阻材料。典型地，電阻器30和30』具有從大約200到大約800埃的厚度，通路到通路的線寬從大約0.5到大約50微米，且旁路(即平面中和平面外的)線寬從大約0.5到大約50微米。使用若干方法中的任何一種可以形成電阻器30和30』。非限制性示例包括電鍍方法、化學汽相沉積方法(包括原子層化學汽相沉積方法)和物理汽相沉積方法(包括濺射方法)。典型地，電阻器30和30』包括從上述電阻材料組中選擇的氮化物電阻材料。
圖5示出設置在圖4的半導體結構上的鈍化層32。鈍化層32可以包括與用於形成鈍化層22』和26』的材料相似、等價或相同的鈍化材料，並使用與用於形成鈍化層22』和26』的方法相似、等價或相同的方法而形成。典型地，鈍化層32具有從大約4000到大約7000埃的厚度。
圖6示出設置在鈍化層32』中的雙鑲嵌孔33。可以使用半導體製造技術領域中的傳統方法形成該雙鑲嵌孔33。典型地，該雙鑲嵌孔33意在提供導體立柱層和鄰接的導體互聯層。因此，該雙鑲嵌孔33包括連接至位於上部的槽部分的、位於下部的通路部分。圖6中還示出名義上的單鑲嵌孔33』，其暴露電阻器30之一的中心部分(並根據下面的描述希望由熱吸收層提供電阻器的接觸)。可以使用半導體製造技術領域中的傳統方法形成雙鑲嵌孔33和單鑲嵌孔33』。方法的選擇可以包括先形成通路然後形成槽，以及先形成槽然後形成通路。
圖7示出被設置以填充圖6所示的雙鑲嵌孔33的立柱/互聯層34。所述立柱/互聯層34(及本實施例和其它實施例中的其它立柱/互聯層34)意在作為所要求保護的發明的背景中關於電阻器30的導體接觸層。圖7還示出了設置在單鑲嵌孔33』中的熱吸收層34』。所述立柱/互聯層34和所述熱吸收層34』包括導體材料。合適的導體材料的非限制性示例包括銅導體材料、鋁導體材料和鎢導體材料。典型地，所述立柱/互聯層34和所述熱吸收層34』使用再生層沉積和隨後的平坦化方法而形成，其中所述平坦化方法提供設置在雙鑲嵌孔33中的立柱/互聯層34和設置在單鑲嵌孔33』中的熱吸收層34』。
在本實施例中，選擇雙鑲嵌孔33的尺寸(並因此是立柱/互聯層34的尺寸)使得當電流經過立柱/互聯層34並接著經過電阻器30時利用Blech效應(即對於電遷移抑制的短長度效應)的優點。在特殊導體材料的Blech常數C的背景下限定Blech效應(即所述Blech常數是低於它就不發生電遷移的導體材料特定常數)。為了利用電遷移抑制考慮中的Blech常數，確定J×L的乘積，其中J等於經過所關心的導體材料的電流密度而L等於所關心的導體材料的互聯長度。當J×L的乘積超過所關心材料的Blech常數C時，發生導體材料的電遷移。對於銅，Blech常數C典型地是大約300mA/μm。Blech常數將隨著材料性質(導體自身及周圍的絕緣體)而變化。
因此，在本實施例的上下文中，為了利用立柱/互聯層34的Blech效應(即電遷移效應)，當立柱部分(或立柱部分的聚集)具有大約15mA/μm2的電流承載容量(或需要)時，如圖7所示的立柱/互聯層34中的立柱長度L優選地在小於大約20微米的範圍中。立柱/互聯層34的位於上部的互聯部分(即第二立柱/互聯層)通常具有與立柱部分相比更大的俯視圖面積，並因此可以不必受本實施例中的電流密度的約束條件限制。
而且，在本實施例中，熱吸收層34』意在減少電阻器30的過熱，並因此提供電阻器30的不變且較低的溫度配置。典型地，所述不變且較低的溫度配置有助於向電阻器30提供穩定的電阻。所述唯一且較低的溫度配置還有助於向立柱/互聯層34提供更高的電流承載容量。例如，對於包括銅的立柱/互聯層34，立柱/互聯層的最大標準化電流密度在溫度從大約90℃增加至110℃時降低了大約4倍。
圖8示出說明進一步處理圖7的半導體結構的結果的示意剖面圖。
圖8示出設置在鈍化層32』上的鈍化層36』。圖8還示出了被設置與立柱/互聯層34接觸的立柱/互聯層38。
鈍化層36』可以包括與在下面的鈍化層32』、26』和22』的背景中使用的材料相似、等價或相同的材料，具有與在下面的鈍化層32』、26』和22』的背景中使用的尺寸相似、等價或相同的尺寸，並使用與在下面的鈍化層32』、26』和22』的背景中使用的方法相似、等價或相同的方法而形成。類似地，立柱/互聯層38也可以包括與立柱/互聯層34的背景中使用的材料相似、等價或相同的材料，具有與立柱/互聯層34的背景中使用的尺寸相似、等價或相同的尺寸，並使用與立柱/互聯層34的背景中使用的方法相似、等價或相同的方法而形成。
圖9示出說明進一步處理圖8所示的示意剖面圖中的半導體結構的結果的示意剖面圖。
圖9示出設置在鈍化層36』上的鈍化層40』。圖9還示出了被設置與立柱/互聯層38接觸的立柱/互聯層42。
鈍化層40』可以包括與在下面的鈍化層36』、32』、26』和22』的背景中使用的材料相似、等價或相同的材料，具有與在下面的鈍化層36』、32』、26』和22』的背景中使用的尺寸相似、等價或相同的尺寸，並使用與在下面的鈍化層36』、32』、26』和22』的背景中使用的方法相似、等價或相同的方法而形成。類似地，立柱/互聯層42也可以包括與立柱/互聯層38和34的背景中使用的材料相似、等價或相同的材料，具有與立柱/互聯層38和34的背景中使用的尺寸相似、等價或相同的尺寸，並使用與立柱/互聯層38和34的背景中使用的方法相似、等價或相同的方法而形成。
圖10示出說明進一步處理圖9的半導體結構的結果的剖面示意圖。
圖10示出設置在鈍化層36』上的鈍化層44』。圖10還示出了被設置與立柱/互聯層42接觸的立柱/互聯層46。
鈍化層44』可以包括與在下面的鈍化層40』、36』、32』、26』和22』的背景中使用的材料相似、等價或相同的材料，具有與在下面的鈍化層40』、36』、32』、26』和22』的背景中使用的尺寸相似、等價或相同的尺寸，並使用與在下面的鈍化層40』、36』、32』、26』和22』的背景中使用的方法相似、等價或相同的方法而形成。類似地，立柱/互聯層46也可以包括與立柱/互聯層42、38和34的背景中使用的材料相似、等價或相同的材料，具有與立柱/互聯層42、38和34的背景中使用的尺寸相似、等價或相同的尺寸，並使用與立柱/互聯層42、38和34的背景中使用的方法相似、等價或相同的方法而形成。
在本實施例的背景下，與立柱/互聯層34類似，設計每個立柱/互聯層38、42和46的尺寸，使得當向電阻器30提供電源時立柱/互聯層46、42和38中的Blech效應(即電遷移效應)可以避免。此外，在本實施例的上下文中，垂直地對準立柱/互聯層46、42、38和34，使得電流流動只是垂直的，直到達到上層布線平面(其通常較大並具有從大約0.3到大約1微米的線寬)。立柱/互聯層46、42、38和34的垂直對準還提供了從電阻器30的提高了的熱發散。
圖10示出根據本發明實施例的半導體結構的剖面示意圖。該半導體結構包括設置在包括半導體襯底10的襯底上的電阻器30。希望電阻器30是高電流密度電阻器。使用立柱/互聯層34、38、42和46將電阻器30的兩端與其它電路元件連接。垂直地對準立柱/互聯層34、38、42和46，以提供垂直的電流路徑。也設計立柱/互聯層34、38、42和46的尺寸，以當電路中使用電阻器時利用Blech效應(即電遷移效應)。立柱/互聯層34、38、42和46的垂直對準還提供了半導體結構中提高了的熱發散。
本實施例還說明了被設置與高電流密度電阻器30接觸的熱吸收層34』。所述熱吸收層34』還有助於提供高電流密度電阻器30中的熱發散。
圖11示出根據本發明另一實施例的半導體結構的剖面示意圖。該本發明的另一實施例包括本發明的第二實施例。
圖11示出與圖10的半導體結構大體上相似的半導體結構的剖面示意圖，但是其中電阻器30設置在鈍化層26』的下面而非其上面。通過互聯層28實現與電阻器30的接觸，所述互聯層28再接觸立柱/互聯層34，而不是直接通過立柱/互聯層34實現與電阻器30的接觸。因此，圖11所示的半導體結構起的作用與圖10所示的半導體結構不同。
本發明的優選實施例是對本發明的說明，而不是對本發明的限制。根據本發明的優選實施例可以對微電子結構的方法、材料、結構和尺寸進行修改和變化，根據本發明並進一步根據權利要求提供微電子結構。
權利要求
1.一種微電子結構，包括設置在襯底上的電阻器；和接觸所述電阻器的導體接觸層，其中使用Blech常數確定所述導體接觸層的最大長度，以避免包括所述導體接觸層的導體材料的電遷移。
2.如權利要求1所述的結構，還包括至少一個接觸所述導體接觸層的其它導體接觸層，其中至少一個其它導體接觸層和所述所述導體接觸層被垂直地對準。
3.如權利要求1所述的結構，還包括被設置與所述電阻器接觸的熱吸收層。
4.如權利要求1所述的結構，其中所述電阻器包括從包括鈦、鎢、鉭、以及鈦、鎢和鉭的氮化物組成的組中選擇的材料。
5.如權利要求1所述的結構，其中所述電阻器具有從大約200到大約800埃的厚度。
6.如權利要求1所述的結構，其中所述電阻器具有從大約0.5到大約50微米的長度。
7.如權利要求1所述的結構，其中所述電阻器具有從大約0.5到大約50微米的寬度。
8.如權利要求1所述的結構，其中所述襯底包括半導體襯底。
9.如權利要求1所述的結構，其中所述導體接觸層包括銅材料。
10.如權利要求1所述的結構，其中所述導體接觸層包括鎢材料。
11.如權利要求1所述的結構，其中所述導體接觸層包括鋁材料。
12.如權利要求1所述的結構，其中所述導體接觸層包括在半導體結構中的互聯層。
13.如權利要求1所述的結構，其中所述導體接觸層包括在半導體結構中的立柱/互聯層。
14.一種用於製造微電子結構的方法，包括形成設置在襯底上的電阻器；和形成接觸所述電阻器的導體接觸層，其中在形成導體接觸層時使用Blech常數確定所述導體接觸層的最大長度，以避免包括所述導體接觸層的導體材料的電遷移。
15.如權利要求14所述的方法，還包括形成與所述電阻器接觸的熱吸收層。
16.如權利要求14所述的方法，還包括形成與所述導體接觸層垂直對準的另一導體接觸層。
17.如權利要求14所述的方法，其中形成所述電阻器使用從包括鈦、鎢、鉭、以及鈦、鎢和鉭的氮化物組成的組中選擇的材料。
18.如權利要求14所述的方法，其中形成所述導體接觸層使用銅導體材料。
19.如權利要求14所述的方法，其中形成所述導體接觸層使用鎢導體材料。
20.如權利要求14所述的方法，其中形成所述導體接觸層使用鋁導體材料。
全文摘要
本發明公開一種微電子結構和製造微電子結構的方法，包括在襯底上設置和形成電阻器。導體接觸層接觸所述電阻器。使用Blech常數確定所述導體接觸層的最大長度，以避免構成所述導體接觸層的導體材料的電遷移。
文檔編號H01L21/768GK101086989SQ20071008934
公開日2007年12月12日 申請日期2007年3月23日 優先權日2006年6月9日
發明者阿尼爾·K.·欽特哈吉迪, 傑拉德·馬圖西耶維茨, 李保振 申請人:國際商業機器公司