一種提高列並行單斜率adc轉換速率的系統及方法
2023-05-24 14:16:56 2
一種提高列並行單斜率adc轉換速率的系統及方法
【專利摘要】本發明公開的一種提高列並行單斜率ADC轉換速率的系統及方法，在確保了單斜率ADC結構簡單，高信噪比的前提下，利用粗細量化的核心思想，將TDC合理的利用到傳統的單斜率ADC中，通過高低位分別量化的方式，極大的提高了單斜率ADC的轉換速率。同時本發明結構簡單，可移植性強，整個TDC作為一個模塊對已有的基於單斜率ADC的平面陣列模數轉換電路進行添加，就可以提高原有單斜率ADC的精度。
【專利說明】一種提高列並行單斜率ADC轉換速率的系統及方法
【技術領域】
[0001]本發明屬於高精度大平面陣列模數轉換【技術領域】，具體涉及一種提高列並行單斜率ADC轉換速率的系統，本發明還涉及採用上述系統提高列並行單斜率ADC轉換速率的方法。
【背景技術】
[0002]隨著市場的需求，無論是圖像傳感器技術還是焦平面技術等平面陣列技術，其發展方向都主要集中在高速、高精度，高解析度，也都是採用列並行處理方式。單斜率ADC具有結構簡單、可擴展性高，固定噪聲小等優點，很適合現代平面陣列技術發展的趨勢。但是單斜率ADC轉換速率比較低，完成一次轉換需要2N個時鐘周期，其中N為ADC的精度。隨著精度的提高，轉換時間呈指數增長，此外為了滿足視頻需要(幀頻要求)，大規模平面陣列(即高解析度要求)等都要求ADC有較高的轉換速率。
[0003]已有文獻中針對單斜率ADC缺陷的改進方法主要有:
[0004]Multiple-ramp single-slope (MRSS) ADC,採用多斜坡電路產生高位斜坡和低位斜坡，所有列先進行一次高位量化，之後每一列根據其高位輸出選擇低位所在斜坡再進行低位量化。這種方法雖然可以提高單斜率ADC的轉換速率，但是一方面數字控制模塊非常複雜，另一方面多斜坡電路的精度要求非常高，面積非常大。
[0005]Mult1-clock single-slope (MCSS) ADC,採用分段時鐘的方式對比較器翻轉時間
進行進一步量化。但是一方面產生多分段時鐘需要更高的主時鐘頻率，另一方面量化時間非常小，很容易產生誤差。
【發明內容】
[0006]本發明的目的是提供一種提高列並行單斜率ADC轉換速率的系統，解決了現有提高單斜率ADC轉換速率方案中，斜坡電路精度要求高、佔用面積大、數字控制結構複雜，時鐘頻率過高的缺點。
[0007]本發明的另一目的是提供採用上述系統提高列並行單斜率ADC轉換速率的方法。
[0008]本發明所採用的技術方案是:一種提高列並行單斜率ADC轉換速率的系統，包括兩列或兩列以上電路，每列電路包括依次連接的CDS雙採樣電路、預放大電路、高速動態鎖存比較器，高速動態鎖存比較器的輸出端依次連接有N/2-bit計數器、寄存器，預放大電路還與電壓-時間轉換電路連接，兩列或兩列以上電路共用一個斜坡模塊。
[0009]本發明所採用的另一技術方案是:一種提高列並行單斜率ADC轉換速率的方法，具體按照以下步驟實施:
[0010]步驟1:首先，在CDS雙採樣電路中，逐行對大規模平面陣列中產生的模擬信號進行CDS雙採樣；然後，在預放大電路中，對雙採樣的電壓信號進行預放大處理；接著，各列α X關斷，通過β X連接到斜坡模塊，每一列對該列處理完成的模擬信號Vin進行採樣保持;[0011]步驟2:進行第一階段粗量化，得到P-bit高位量化數字結果；
[0012]步驟3:根據不同列比較器輸出信號翻轉時間的不同，打開該列TDC模塊，開始第二階段細量化，得到Q-bit低位量化數字結果；
[0013]步驟4:將步驟2和步驟3得到的高低位量化結果進行數字擬合，完成一行模擬信
號到數位訊號轉換的時間
【權利要求】
1.一種提高列並行單斜率ADC轉換速率的系統，其特徵在於，包括兩列或兩列以上電路，每列電路包括依次連接的CDS雙採樣電路(I )、預放大電路(2)、高速動態鎖存比較器(5),高速動態鎖存比較器(5)的輸出端依次連接有N/2-bit計數器(6)、寄存器(7)，預放大電路(2)還與電壓-時間轉換電路(3)連接，兩列或兩列以上電路共用一個斜坡模塊(4)。
2.一種提高列並行單斜率ADC轉換速率的方法，其特徵在於，採用一種提高列並行單斜率ADC轉換速率的系統，其結構為:包括兩列或兩列以上電路，每列電路包括依次連接的⑶S雙採樣電路(I)、預放大電路(2 )、高速動態鎖存比較器(5 )，高速動態鎖存比較器(5 )的輸出端依次連接有N/2-bit計數器(6 )、寄存器(7 )，預放大電路(2 )還與電壓-時間轉換電路(3 )連接，兩列或兩列以上電路共用一個斜坡模塊(4 ); 具體按照以下步驟實施: 步驟1:首先，在CDS雙採樣電路(I)中，逐行對大規模平面陣列中產生的模擬信號進行CDS雙採樣；然後，在預放大電路(2)中，對雙採樣的電壓信號進行預放大處理；接著，各列αχ關斷，通過βχ連接到斜坡模塊(4)，每一列對該列處理完成的模擬信號Vin進行採樣保持； 步驟2:進行第一階段粗量化，得到P-bit高位量化數字結果； 步驟3:根據不同列比較器輸出信號翻轉時間的不同，打開該列TDC模塊，開始第二階段細量化，得到Q-bit低位量化數字結果； 步驟4:將步驟2和步驟3得到的高低位量化結果進行數字擬合，完成一行模擬信號到_] 217—I數位訊號轉換的時間fms s—= 一，其中f；lk為計數器的時鐘頻率，轉換速
Jclk Jclk率提高了卜雛' 倍，BP p 20^倍，其中N=p+Q，當P=Q時，轉換速率達到最大。
Tmsscom.2P +2Q-2
3.根據權利要求2所述的提高列並行單斜率ADC轉換速率的方法，其特徵在於，所述的步驟2具體按照以下步驟實施:高速動態鎖存比較器(5)開始第一階段粗量化，N/2-bit計數器(6)開始第一次計數，當斜坡電壓信號Vramp降低到小於某一列或者某幾列輸入信號Vin時，這一列或者這幾列的比較器輸出信號發生翻轉，N/2-bit計數器(6)停止計數，將量化得到的P-bit高位數位訊號存入寄存器(7)中，此時其他列仍處於粗量化階段。
4.根據權利要求2所述的提高列並行單斜率ADC轉換速率的方法，其特徵在於，所述的步驟3具體按照以下步驟實施:控制αχ導通，β X關斷，該列或某幾列與斜坡模塊(4)斷開，同時電壓-時間轉換電路(3)、高速動態鎖存比較器(5)，N/2-bit計數器(6)開始工作，電流源連接到模擬信號，輸入信號根據電流源線性放電，此時ADC處於Q-bit低位比較階段，當高速動態鎖存比較器(5)再次發生翻轉時，計數器停止計數，數據暫存到寄存器(7)中，此時該列或幾列處於細量化階段。
【文檔編號】H03M1/12GK103427841SQ201310294519
【公開日】2013年12月4日 申請日期:2013年7月12日 優先權日:2013年7月12日
【發明者】餘寧梅, 呂楠, 張鶴玖 申請人:西安理工大學