柵極刻蝕的方法

2023-05-24 15:28:36

專利名稱：柵極刻蝕的方法
技術領域：
本發明涉及半導體製作技術領域，特別涉及柵極刻蝕的方法。
背景技術：
隨著超大規模集成電路器件特徵尺寸不斷縮小、集成度不斷提高，對於半導體制 造的關鍵工藝之一，刻蝕的要求也越來越高，柵極的刻蝕尤為關鍵，其刻蝕質量不僅決定了 器件的柵極尺寸，也決定了器件的飽和漏極電流等參數。為了便於度量刻蝕質量的高低，通常通過測量poly的關鍵尺寸 (CriticalDimensional，⑶)分布是否均勻來衡量刻蝕加工質量的優劣。所述的關鍵尺寸是 否均勻，會在很大程度上影響wafer的良率(yield)以及最終加工得到的門電路的工作性 能，因此各集成電路製造工藝商都在努力尋找提高CD均勻度的方法。此外，另一種衡量刻 蝕加工質量的參數為側牆角(SideWallAngle，SWA)——在理想情況下(即設計要求)SWA應 當為90度，而由於實際刻蝕過程的各種因素的影響，可能導致最終得到的SWA會出現一定 程度的偏差。圖1所示為經過Poly Kch工序後的wafer表面的剖面結構，其中，所述SWA 即為經過Poly Kch工序後殘留的poly film與柵氧化物層(Gate Oxide)的夾角。這種 SWA的偏差對於最終得到的器件性能將會產生關鍵性的影響——通過理論計算並結合實際 測量統計，SffA每出現2%的誤差將會導致最終加工得到的MOS管出現至少5%的飽和漏極 電流的偏差。可見，在實際的wafer加工過程中，poly的⑶和SWA的均勻程度都是影響刻 蝕質量以至於最終電路性能的關鍵因素。然而，現有在柵極刻蝕工序中應用的各種自動過程控制(APC)方法，大都只能夠 提高poly的CD均勻度，而無法對poly的SWA均勻度進行有效的調節和控制，而這對於保 證加工質量和最終電路性能無疑會產生不利影響。現有技術中半導體器件的製作工藝包括在半導體襯底上定義有源區(AA)；在所述AA之間形成淺溝槽隔離區(Shallow Trench Isolation, STI)；依次沉積柵氧化層、柵層，所述柵氧化層覆蓋AA及STI，柵層覆蓋柵氧化層；刻蝕柵層，在AA上形成柵極。其中，所述形成STI的步驟包括在已定義AA的半導體襯底上依次沉積第一氧化層和氮化層；刻蝕所述第一氧化層、氮化層和部分半導體襯底，以在所述AA之間形成溝槽；在所述溝槽內沉積第二氧化層，所述第二氧化層覆蓋氮化層；平坦化所述第二氧化層，以暴露所述氮化層，並去除所述氮化層。根據上述，圖2為半導體襯底200上形成溝槽和柵極的結構示意圖。溝槽201填 充有氧化物，與柵極203下方的柵氧化層202材料相同，通常將所述溝槽201的上表面(即 第二氧化物層)到AA上表面間的距離稱為凸臺高度(St印Height)。柵極刻蝕一般利用幹法刻蝕，刻蝕過程分為第一階段主刻蝕、第二階段主刻蝕(ME2)和過刻蝕(OE)。對於確定厚度的柵極薄膜來說，為了在保證柵極刻蝕的深度滿足 要求的同時還能夠得到理想輪廓的柵極根部形狀，可以經由理論計算得到第一階段主 刻蝕的時間長度的理論值。其中，所述第一階段主刻蝕又進一步包括採用幹涉測量終點 (Interferometric Endpoint, IEP)檢測法確定刻蝕終點的過程(通常稱為MEl)和一個短 時間過刻蝕補償過程(通常稱為MEl OE)，所述IEP檢測法確定在多晶矽柵極材料內刻蝕到 所需的深度後終止，接下來，MEl OE則主要是為了修正多晶矽柵極的根部形狀，以使最終得 到的柵極根部形狀儘量滿足設計要求——即SWA為90度。假設能夠得到理想形狀的第一階段主刻蝕時間的理論值為32秒，IEP檢測法確 定的MEl終止時刻為27秒，為了保證達到32秒的刻蝕時間要求，此時的MEl OE時長即為 5秒——也就是說32秒的第一階段主刻蝕時間，恰好能夠形成垂直的柵極輪廓，如圖3中 的垂直形狀302所示；如果第一階段主刻蝕時間超過所述的32秒，則會形成底部有缺角 (notch) 303的輪廓；而如果第一階段主刻蝕時間不足所述的32秒，則會形成底部有足部 (footing) 301的輪廓。底部為垂直形狀302的柵極輪廓為理想的柵極輪廓，而底部有足部 301和缺角303的柵極輪廓，柵極尺寸與設定值不相符，脫離設定值的柵極尺寸會嚴重影響 器件的性能。根據上述原理，目前的柵極刻蝕工序中，第一階段主刻蝕採用的刻蝕控制方法為 利用IEP檢測法確定出MEl的終止時刻，再加上設定時長的MElOE過程。其中，IEP檢測法 確定出的MEl的終止時刻為固定值(比如為27秒)，而MEl OE過程的時長也為固定值(比 如為5秒)，且MEl與MElOE的時間總長也為固定值(比如為32秒)。然而，在實際加工過程中，利用IEP檢測法確定MEl的終止時刻卻可能存在誤差， 其原因與IEP檢測法的工作原理有關IEP檢測法是用雷射光源檢測薄膜厚度的變化，其原理是當雷射入射薄膜表面時， 在薄膜前被反射的光線與穿透該薄膜後被下層材料反射的光線相互幹涉，且在△(!滿足下 式的條件下，可以得到幹涉加強Ad= λ /2η式中，Ad表示被檢測薄膜厚度的變化，在理想情況下即為多晶矽柵極材料厚度的 變化，η為被檢測薄膜(即多晶矽柵極材料)的折射率，λ為雷射波長，從而，每當Ad的 變化等於λ/2η時，幹涉加強就會出現一最大值。這樣，隨著被檢測薄膜(即多晶矽柵極材 料)厚度的不斷變薄，就形成了諸多正弦波狀的信號曲線，從而就可以利用該曲線確定出 某一時刻的薄膜厚度是否滿足刻蝕終點的要求。然而，在實際應用IEP檢測法時，位於柵極材料下方的凸臺也同樣會對入射的激 光存在反射作用，從而入射雷射在穿透凸臺後被反射的光線，與前文中所述的在薄膜前被 反射的光線與穿透該薄膜後被下層材料反射的光線同樣可能會發生幹涉，因此幹涉加強就 不再是僅由柵極薄膜厚度的變化而導致的，所述凸臺高度的變化同樣會對幹涉加強現象的 出現位置發生影響。在現有技術中，所述MEl時長是在凸臺高度為基準值的前提下計算得到的，比如 凸臺高度通常為200埃，則所述27秒的MEl時長就是以此為前提計算得到的。而在實際應 用中，凸臺高度可能會隨著實際製程要求的改變和/或加工誤差而發生變動——比如凸臺 高度的加工要求為200埃，而實際加工得到的凸臺高度由於加工誤差而變為230埃或170埃；又或者，原先製程要求的凸臺高度為200埃，而新的製程則要求凸臺高度為150埃或 350埃等。根據前文所述容易理解，隨著凸臺高度的變化，IEP檢測時間(也就是MEl的時 長)也將隨之發生變化，可見，利用IEP檢測法對剩餘的柵極薄膜厚度的測量的準確程度會受到凸臺高度 的影響——即，當凸臺高度偏離基準值時，第一階段主刻蝕中利用IEP檢測法確定出的MEl 實際結束的時刻相比於理想狀態會發生偏差，從而導致MEl終止時，實際刻蝕深度與理想 狀態下的刻蝕深度不一致。在這種情況下，接下來繼續按照固定時間的MEl OE過程之後， 自然也就無法最終得到理想的柵極輪廓。經過實驗統計證明，當凸臺高度高於基準值時，會 導致實際的IEP檢測時間小於基準值下的IEP檢測時間，而當凸臺高度低於基準值時，則會 導致實際的IEP檢測時間大於基準值下的IEP檢測時間。由上述實驗結論可以進一步推知由於當凸臺高度高於基準值時，會導致實際的 IEP檢測時間小於基準值下的IEP檢測時間，意味著此時實際的MEl刻蝕時間短於基準值下 的MEl刻蝕時間，接下來，再進行固定時間的MEl OE過程，容易看出此時的第一階段總刻蝕 時間小於凸臺高度為基準值時能夠得到理想柵極輪廓的第一階段主刻蝕理論時間；反之， 由於當凸臺高度低於基準值時，會導致實際的IEP檢測時間大於基準值下的IEP檢測時間， 意味著此時實際的MEl刻蝕時間長於基準值下的MEl刻蝕時間，接下來，再進行固定時間的 MEl OE過程，容易看出此時的第一階段總刻蝕時間就會大於凸臺高度為基準值時能夠得到 理想柵極輪廓的第一階段主刻蝕理論時間。因此，當凸臺高度高於基準值時，採用現有技術 最終得到的為底部有足部的柵極輪廓，而當凸臺高度低於基準值時，採用現有技術最終得 到的則為底部有缺角的柵極輪廓。假設，對於常見的凸臺高度為200埃的加工製程，第一階段主刻蝕總時間的理論 值為32秒，其中包括IEP檢測時間27秒和過刻蝕補償過程時間5秒。當凸臺高度發生變 化時，比如凸臺高度為230埃，則此時的IEP檢測時間就會小於凸臺高度為200埃時的IEP 檢測時間27秒，從而此時的MEl過程的實際時間就不足27秒，導致刻蝕時間不足，這樣，接 下來再加上設定時間為5秒的MEl OE過程，形成的柵極根部就是有足部的形狀；反之，若凸 臺高度為150埃，則此時的IEP檢測時間就會大於凸臺高度為200埃時的IEP檢測時間27 秒，從而此時的MEl過程的實際時間就超過27秒，導致出現過刻蝕，這樣，接下來再加上設 定時間為5秒的MEl OE過程，柵極根部就是有缺角的形狀。可見，雖然現有技術通過理論計算得到第一階段主刻蝕的總時間長度，並且在刻 蝕時間滿足理論時長時能夠得到理想的柵極根部形狀，但是，所述第一階段主刻蝕中MEl 的時間長度是由IEP檢測時間確定的，而所述IEP檢測時間會由於受到凸臺高度變化的影 響而發生偏差，而相應的MEl OE的時長卻沒有進行適應性調整，導致所述MEl的時長再加 上MEl OE的時長不再等於所述第一階段主刻蝕時長的理論值，從而導致最終得到的柵極根 部形狀出現缺陷。

發明內容
有鑑於此，本發明的主要目的在於提供一種柵極刻蝕的方法，採用該方法能夠形 成理想的柵極形狀。為達到上述目的，本發明的技術方案具體是這樣實現的
一種柵極刻蝕的方法，應用於柵極刻蝕工序的第一階段主刻蝕過程中，所述柵極 刻蝕工序包括第一階段主刻蝕、第二階段主刻蝕和過刻蝕3個階段；所述第一階段主刻蝕 包括刻蝕過程ME1，以及短時間過刻蝕補償過程MEl OE ；該方法包括確定第一階段主刻蝕需要的總時間長度，在三維坐標空間中生成凸臺高度和ra CD與MEl時長對應關係的三維曲面；所述凸臺高度表示半導體襯底當中用於隔離有源區的 隔離結構的上表面與有源區表面的高度差，所述I3R CD表示經過光阻曝光後的半導體晶圓 的關鍵尺寸；根據所述三維曲面獲取當前實際的凸臺高度和ra CD的取值所對應的MEl時長， 並按照該MEl時長進行刻蝕；將所述第一階段主刻蝕需要的總時間長度減去所述MEl時長得到MElOE的時長， 並按照該MEl OE的時長進行短時間過刻蝕補償過程。所述在三維坐標空間中生成凸臺高度和PR⑶與MEl時長對應關係的三維曲面的 方法包括測量得到不同的凸臺高度對應的MEl時長，以及不同的I3R CD的取值對應的MEl時 長；根據所述不同的凸臺高度對應的MEl時長、以及不同的I3R CD的取值對應的MEl時長， 擬合得出表示所述凸臺高度與MEl時長對應關係的曲線、以及表示所述冊CD的取值與MEl 時長對應關係的曲線；根據生成的表示凸臺高度與MEl時長對應關係的曲線、以及表示PRCD的取值與 MEl時長對應關係的曲線，在三維坐標空間中擬合生成表示凸臺高度和I3R CD與MEl時長對 應關係的三維曲面。所述MEl OE時長的值大於或者等於零。由上述的技術方案可見，本發明首先確定出能夠得到理想柵極形狀的第一階段主 刻蝕總時長，之後根據凸臺高度以及I3R CD對IEP檢測時間(即MEl的時長)的影響，確定 出凸臺高度和PR CD與IEP檢測時間的對應關係，然後在半導體器件具有某一凸臺高度和 PR CD時，按照其對應的IEP檢測時間進行刻蝕，然後再根據所述第一階段主刻蝕的總時長 動態調整MElOE的時間長度，以保證ME1+ME1 OE的總時間長度始終等於確定出的能夠得到 理想柵極形狀的第一階段主刻蝕總時長，而不像現有技術那樣將MElOE的時間長度固定， 從而使得柵極刻蝕工序結束後的柵極形狀沒有底部的缺陷，達到理想的垂直狀態。


圖1為經過Poly Etch工序後形成的wafer的剖面結構示意圖。圖2為半導體襯底上形成STI和柵極的結構示意圖。圖3為ΜΕ+0Ε之後形成的柵極輪廓的示意圖。圖4為本發明提供的通過APC方法，根據凸臺高度控制ME和OE操作時間進行柵 極刻蝕工序的流程示意圖。圖5為本發明提供的通過APC方法，根據I3R⑶控制ME和OE操作時間進行柵極 刻蝕工序的流程示意圖。圖6為本發明確定凸臺高度(或ra CD)與過刻蝕過程時間的對應關係的流程示 意圖。
圖7為IEP檢測時間與凸臺高度之間的擬合曲線圖。
具體實施例方式為使本發明的目的、技術方案、及優點更加清楚明白，以下參照附圖並舉實施例， 對本發明進一步詳細說明。本發明利用示意圖進行了詳細描述，在詳述本發明實施例時，為了便於說明，表示 結構的示意圖會不依一般比例作局部放大，不應以此作為對本發明的限定，此外，在實際的 製作中，應包含長度、寬度及深度的三維空間尺寸。本發明將凸臺高度對IEP檢測時間的影響考慮進去，不再將MEl OE的時間長度固 定，而是根據IEP檢測時間的變化動態調整MEl OE的時長，並保證ME1+ME1 OE的總刻蝕時 間長度等於理論值的方法，來保證刻蝕深度和柵極根部形狀都能夠滿足設計要求。具體來 說，就是通過APC的方法，根據MEl的時長來對MEl OE的時間長度進行動態調整，並保證 ME1+ME10E的總時長等於理論值，其關鍵在於確定凸臺高度與MEl時間的對應關係，然後在 某一凸臺高度時，根據其所對應的MEl時間長度，進一步確定MElOE的時間長度。為了得到 凸臺高度與MEl OE的對應關係，首先在一定凸臺高度時，確定形成理想柵極形狀的第一階 段主刻蝕的理論時長——即ME1+ME1 OE的總時間，接下來選擇幾個凸臺高度進行量測，得 到在各凸臺高度下分別對應的IEP檢測時間，最後根據所述各IEP檢測時間得到各自對應 的MEl OE時間。而不像現有技術那樣，無論凸臺高度如何變化，MElOE的時長都為固定值， 這樣就可以使ME1+ME1 OE完成之後的柵極形狀達到理想的垂直狀態。另一方面，經過統計和實驗同時發現，光阻(PR)曝光後的wafer上關鍵尺寸(簡 稱為ra CD)的大小也會對柵極形狀產生影響，且所述ra CD與IEP檢測時間的關係，與所 述凸臺高度和IEP檢測時間的關係相似一即，當所述ra CD的實際值高於ra CD的基準 值時，會導致IEP檢測時間變短，而當ra CD的實際值低於ra CD的基準值時，則會導致IEP 檢測時間變長。根據上述凸臺高度與MEl時間的對應關係，就可以通過APC方法來動態調整MEl OE時間，圖4為所述APC方法的流程示意圖步驟401、確定第一階段主刻蝕需要的總時間長度，並確定不同凸臺高度與MEl時 間的對應關係；步驟402、在半導體器件具有某一凸臺高度時，將所述第一階段主刻蝕需要的總時 間長度減去所述MEl時長得到MEl OE的時長，並按照該MElOE的時長進行短時間過刻蝕補 償過程。另一方面，根據PR⑶與MEl時間長度的對應關係，同樣可以通過APC方法動態調 整MEl OE時間，圖5為所述APC方法的流程示意圖步驟501、確定第一階段主刻蝕需要的總時間長度，並確定不同ra⑶取值與MEl 時間的對應關係；步驟502、在半導體器件具有某一冊⑶取值時，將所述第一階段主刻蝕需要的總 時間長度減去所述MEl時長得到MEl OE的時長，並按照該MElOE的時長進行短時間過刻蝕 補償過程。進一步地，在前述方法的基礎上，可以將所述凸臺高度對IEP檢測時間(即MEl時間長度)、以及所述PR CD的取值對IEP檢測時間的影響結合起來考慮，從而本發明確定凸 臺高度和I3R CD的取值與MEl OE時間長度的對應關係的流程示意圖如圖6所示。步驟601、確定第一階段主刻蝕需要的總時間長度；步驟602、確定不同凸臺高度和PR⑶取值分別對應的IEP檢測時間；如圖7所示，圖7中橫坐標X為IEP檢測時間，縱坐標Y為凸臺高度，隨著凸臺高度 的逐漸減小(從350埃至50埃的範圍內)，IEP檢測時間是隨之增大的。凸臺高度310埃 時，IEP檢測時間為28. 34秒；凸臺高度250埃時，IEP檢測時間為28. 70秒；凸臺高度150 埃時，IEP檢測時間為29. 20秒；凸臺高度100埃時，IEP檢測時間為29. 43秒。步驟603、根據凸臺高度和PR CD各自與IEP檢測時間的對應關係，分別擬合出表 示凸臺高度與IEP檢測時間對應關係的二維曲線、以及表示PRCD取值與IEP檢測時間對應 關係的二維曲線；例如，根據本發明實施例提供的凸臺高度與IEP檢測時間的對應關係，擬合如圖7 所示的一維曲線，Y = -198. 72X+5751. 1，R2 = 0. 9844，在統計學上，R2大於0. 95的統計都 是有效的，即擬合曲線是有意義的。即可以得出在50埃至350埃的範圍內任意一個凸臺高 度，所對應的IEP檢測時間。在50埃至350埃的範圍內作二維曲線，是本發明的一個實施 例，可以根據具體應用，在一個更寬範圍或者一個較窄範圍內獲取二維曲線，從而得到在該 範圍內的IEP檢測時間。同理，還可以根據所述I3R CD與IEP檢測時間的對應關係擬合出 相應的曲線，具體方法不再贅述。步驟604、根據擬合出的凸臺高度與IEP檢測時間對應關係的曲線、以及冊CD與 IEP檢測時間對應關係的曲線，在三維坐標空間中擬合出一個表示凸臺高度、PR CD和IEP 檢測時間對應關係的三維曲面；步驟605、在柵極刻蝕過程中，根據當前實際的凸臺高度和冊CD的取值，在所述 擬合曲面上找到該凸臺高度及PR CD的取值所對應的IEP檢測時間；進一步地，將所述第一 階段主刻蝕需要的總時間長度減去所述IEP檢測時間(即MEl時長)即可得到MEl OE的 時長，則按照所述IEP檢測時間進行MEl過程和按照所述MEl OE的時長進行短時間過刻蝕 補償過程之後，就能夠獲得理想的柵極形狀。例如，在本發明實施例中，當凸臺高度為200埃時，IEP檢測時間為28. 92秒，過刻 蝕過程時間為3. 08秒，刻蝕時間共為32秒，這樣如果要得到某一凸臺高度時，所對應的MEl OE時長，只要用32秒的ME1+ME1 OE時間減去該凸臺高度所對應的IEP檢測時間，即可得 到結果。例如，在凸臺高度310埃時，IEP檢測時間為28. 34秒，則MEl OE時間為32秒減 去28. 34秒，等於3. 66秒；當凸臺高度250埃時，IEP檢測時間為28. 70秒，則MEl OE時間 為3. 30秒；當凸臺高度150埃時，IEP檢測時間為29. 20秒，則MEl OE時間為2. 80秒；當 凸臺高度100埃時，IEP檢測時間為29. 43秒，則MEl OE時間為2. 57秒，以此類推，不再贅 述。這樣就可以將IEP檢測中的過刻蝕或者刻蝕不足，通過MEl OE彌補回來。值得注意的是，當凸臺高度為某一值時，IEP檢測時間可能出現為32秒的情況，則 此時MEl OE的時長為0秒，那麼當凸臺高度小於該值時，理論上MEl OE的時長應該為負值， 這顯然在實際中是無法操作的，這說明此時的凸臺高度已經不適於使用擬合出的曲線來進 行補償控制了，通常這時的凸臺高度應當位於擬合出的曲線的邊緣位置。因此如果要達到 理想的柵極形狀，則需要依照步驟601重新選擇一個凸臺高度的基準值和凸臺高度的變化範圍，依次依照步驟602至605，在一個新的凸臺高度範圍內，獲取IEP檢測時間，最終得到 所需要的MEl OE時長，從而保證在ME1+ME1 OE之後仍能夠得到理想的柵極形狀。可見，本發明首先確定出能夠得到理想柵極形狀的第一階段主刻蝕總時長，之後 根據凸臺高度以及I3R CD對IEP檢測時間(即MEl的時長)的影響，確定出凸臺高度和I3R CD與IEP檢測時間的對應關係，然後在半導體器件具有某一凸臺高度和PR CD時，按照其對 應的IEP檢測時間進行刻蝕，然後再根據所述第一階段主刻蝕的總時長動態調整MEl OE的 時間長度，以保證ME1+ME1 OE的總時間長度始終等於確定出的能夠得到理想柵極形狀的第 一階段主刻蝕總時長，而不像現有技術那樣將MEl OE的時間長度固定，從而使得柵極刻蝕 工序結束後的柵極形狀沒有底部的缺陷，達到理想的垂直狀態。以上所述，僅是本發明所列舉實施例而已，並不能用以限定本發明。以上述方法得 到的任何凸臺高度或I3R CD範圍內的理想柵極形狀的情形，都落在本發明的保護範圍內，本 領域的技術人員顯然可以在不脫離本發明的精神或範圍內進行適當的修改和變化。
權利要求
1.一種柵極刻蝕的方法，應用於柵極刻蝕工序的第一階段主刻蝕過程中，所述柵極刻 蝕工序包括第一階段主刻蝕、第二階段主刻蝕和過刻蝕3個階段；所述第一階段主刻蝕包 括刻蝕過程ME1，以及短時間過刻蝕補償過程MEl OE ；其特徵在於，該方法包括確定第一階段主刻蝕需要的總時間長度，在三維坐標空間中生成凸臺高度和I3R CD與 MEl時長對應關係的三維曲面；所述凸臺高度表示半導體襯底當中用於隔離有源區的隔離 結構的上表面與有源區表面的高度差，所述PR CD表示經過光阻曝光後的半導體晶圓的關 鍵尺寸；根據所述三維曲面獲取當前實際的凸臺高度和I3R CD的取值所對應的MEl時長，並按 照該MEl時長進行刻蝕；將所述第一階段主刻蝕需要的總時間長度減去所述MEl時長得到MEl OE的時長，並按 照該MEl OE的時長進行短時間過刻蝕補償過程。
2.如權利要求1所述的方法，其特徵在於，所述在三維坐標空間中生成凸臺高度和ra CD與MEl時長對應關係的三維曲面的方法包括測量得到不同的凸臺高度對應的MEl時長，以及不同的I3R CD的取值對應的MEl時長； 根據所述不同的凸臺高度對應的MEl時長、以及不同的I3R CD的取值對應的MEl時長，擬合 得出表示所述凸臺高度與MEl時長對應關係的曲線、以及表示所述I3R CD的取值與MEl時 長對應關係的曲線；根據生成的表示凸臺高度與MEl時長對應關係的曲線、以及表示I3R CD的取值與MEl 時長對應關係的曲線，在三維坐標空間中擬合生成表示凸臺高度和I3R CD與MEl時長對應 關係的三維曲面。
3.如權利要求1或2所述的方法，其特徵在於，所述MElOE時長的值大於或者等於零。
全文摘要
本發明實施例提供一種柵極刻蝕的方法確定第一階段主刻蝕需要的總時間長度，在三維坐標空間中生成凸臺高度和PR CD與ME1時長對應關係的三維曲面；所述凸臺高度表示半導體襯底當中用於隔離有源區的隔離結構的上表面與有源區表面的高度差，所述PR CD表示經過光阻曝光後的半導體晶圓的關鍵尺寸；根據所述三維曲面獲取當前實際的凸臺高度和PR CD的取值所對應的ME1時長，並按照該ME1時長進行刻蝕；將所述第一階段主刻蝕需要的總時間長度減去所述ME1時長得到ME1 OE的時長，並按照該ME1 OE的時長進行短時間過刻蝕補償過程。該方法能夠使得柵極刻蝕工序結束後的柵極形狀沒有底部的缺陷，達到理想的垂直狀態。
文檔編號H01L21/28GK102136418SQ20101010400
公開日2011年7月27日 申請日期2010年1月27日 優先權日2010年1月27日
發明者張海洋, 趙林林 申請人:中芯國際集成電路製造(上海)有限公司