半導體集成電路裝置及其讀出開始觸發信號的發生方法
2023-05-24 16:27:46
專利名稱：半導體集成電路裝置及其讀出開始觸發信號的發生方法
技術領域：
本發明涉及半導體集成電路裝置，尤其是涉及包含具有用於數據改寫的自動執行功能和在該自動執行中進行數據讀出的同時執行功能的非易失性存儲器部的半導體集成電路裝置及其讀出開始觸發信號的發生方法。
於是，為了彌補該弱點，將存儲單元整體劃分成多個存儲體(bank)，即使某存儲體處於自動執行中，對於其他存儲體也可有通常的讀出動作，具備這樣的同時執行功能。在該同時執行功能中，如果輸入的讀出地址與自動執行中的存儲體地址一致，那麼，讀出硬體順序標誌，如果不一致，則讀出來自存儲單元的單元數據。
EEPROM自動動作結束，對於使用者以信號RDBYB從「0」變成「1」進行通知。當讀出端的地址與自動執行中的存儲體的地址一致的情況下，從硬體順序標誌向單元數據的切換在信號RDBYB從「0」變換成「1」之後進行。
象這樣，當讀出端地址與自動執行中的存儲體地址一致的情況下，從硬體順序標誌向單元數據的切換在信號RDBYB從「0」變換成「1」之後進行。
發明內容
根據本發明第一技術方案的半導體集成電路裝置，包含具有用於數據改寫的自動執行功能和在該自動執行中讀出數據的同時執行功能的非易失性存儲器部，其特徵在於，包括配置非易失性存儲器單元的與一個存儲體單元對應的第一存儲器單元陣列；配置非易失性存儲器單元的與和所述一個存儲體不同的其他存儲體對應的第二存儲體單元陣列；當輸入陣列轉變時，檢測該輸入地址轉變，發生多個第一地址轉變信號的多個第一地址轉變信號發生電路；事前檢測所述一個存儲體的自動執行結束，發生第二地址轉變信號的第二地址轉變信號；以及根據所述一個地址轉變信號和所述第二地址轉變信號，輸出成為讀出開始觸發器的讀出開始觸發信號的讀出開始觸發器輸出電路。
根據本發明第二技術方案的半導體集成電路裝置的讀出開始觸發信號的發生方法，該具有用於數據改寫的自動執行功能和在該自動執行中讀出數據的同時執行功能的非易失性存儲器部，其特徵在於，包括當事前檢測自動執行結束時，判斷所述非易失性存儲器部是否執行輸入地址轉變產生的讀出動作；當不執行所述讀出動作時，發生讀出開始觸發信號；以及當執行所述讀出動作時，在該讀出動作結束時發生所述讀出開始觸發信號。
根據本發明第三技術方案的半導體集成電路裝置的讀出開始觸發信號發生方法，該半導體集成電路裝置有用於數據改寫的自動執行功能和在該自動執行中讀出數據的同時執行功能的非易失性存儲器部，其特徵在於，包括當事前檢測自動執行結束時，判斷轉變的輸入地址是否與自動執行中的地址一致；以及當一致時，在自動執行結束時發生讀出開始觸發信號。
根據本發明第四技術方案的半導體集成電路裝置的讀出開始觸發信號發生方法，該半導體集成電路裝置具有用於數據改寫的自動執行功能和在該自動執行中讀出數據的同時執行功能的非易失性存儲器部，其特徵在於，包括當事前檢測自動執行結束時，在包括表示下述是否一致的轉換過程信號的響應延遲的第一判斷時間經過時判斷轉變的輸入地址與自動執行中的地址是否一致；以及當一致時，在所述第一時間經過後的第二判斷時間經過時發生讀出開始觸發信號。
(第一實施例)
圖1A是表示本發明第一實施例的半導體集成電路裝置的大體構成方框圖。
如圖1A所示，第一實施例的半導體體集成電路裝置具有非易失性存儲器部。非易失性存儲器部具有用於數據改寫的自動執行功能和在該自動執行中進行數據讀出的同時執行功能。同時執行功能例如也稱為RWW(Read While Write)，有關RWW方法的EEPROM例如公開在特開2001-52495號中。
第一實施例的非易失性存儲器部包含與存儲體(bank)0對應的第一存儲單元陣列100-0和與存儲體1對應的第二存儲單元陣列100-1。在這些存儲單元陣列100-0、100-1上分別獨立地設置行解碼器、列解碼器、列門等外圍電路。而且，設置寫入用地址線、讀出用地址線、寫入用數據線、及讀出用數據線。象這樣，例如，通過用第一、第二存儲單元陣列100-0、100-1使例如外圍電路獨立，和把地址線及數據線分成讀出用和寫入用，使在非易失性存儲器部具有用於數據改寫的自動執行功能和進行在該自動執行中讀出數據的同時執行功能。
在第一、第二存儲單元陣列100-0、100-1上配置可改寫數據的非易失性存儲單元。在圖1B中表示其存儲單元的一個例子。在圖1B中所示的存儲單元MC的一個例子是在通道CHANNEL和控制門CG之間具有浮動門FG的閾電壓可變型的電晶體。閾電壓根據存儲在浮動門中的電子量變動。閾電壓如果電子從浮動門拉出，則降低如果電子注入浮動門則提高。數據的改寫利用上述現象，根據將電子從浮動門拉出或注入浮動門進行。數據根據閾電壓的電平用二值或三值以上的多值進行存儲。
該第一實施例的半導體集成電路裝置具有讀出開始觸發器發生電路1。讀出開始觸發器發生電路1根據信號READSET、輸入地址A0至A20，及信號ACTIVE產生讀出開始觸發信號ALLATD。讀出開始觸發信號ALLATD分配給例如讀出控制電路2。讀出控制電路2在接受讀出開始觸發信號ALLATD之後，執行單元數據讀出動作。
信號READSET從例如自動執行控制電路3輸出。信號READSET是例如在自動動作結束的一定時間前，例如在100ns前從「0」變化到「1」的信號。信號READSET使用例如用於自動動作結束的內部寄存器復位信號和自動動作中使用的內部時鐘信號產生。該信號READSET也是表現為在事前預告存儲體0或存儲體1的自動執行結束的預告信號。
象這樣，在第一實施例的半導體集成電路裝置中，在讀出開始觸發信號ALLATD的發生中，在例如自動動作結束的一定時間前利用從「0」到「1」的變化的信號READSET。藉此，從信號RDBYB「0」到「1」的變化前，在非易失性存儲器部的內部開始讀出動作，在信號RDBYB從「0」變化到「1」之前在非易失性存儲器部內部，可完成讀出動作。因此，使從硬體順序標誌切換到單元數據與信號RDBYB從「0」變成「1」時例如同時進行。
接著，說明第一實施例讀出開始觸發器發生電路的一個構成例子。
圖1C是表示第一實施例的讀出開始觸發器發生電路的一個構成例子的方框圖。
如圖1C所示，第一實施例讀出開始觸發器發生電路具有第一地址轉變信號發生電路(下稱ATD(020)發生電路)10，第二地址轉變信號發生電路(下稱AUTOATD發生電路)11，讀出開始觸發器輸出電路(下稱ALLATD輸出電路)12，及判斷電路13。
ATD(020)發生電路10在輸入地址A0至A20轉變時檢測到輸入地址A0至A20轉變，發生多個第一地址轉變信號ATD0至ATD20。
AUTOATD發生電路11在事前檢測到存儲體0或存儲體1自動執行結束，發生第二地址轉變信號AUTOATD。
ALLATD輸出電路12合成地址轉變信號ATD0至ATD20及AUTOATD，輸出成為讀出開始觸發器的讀出開始觸發信號ALLATD。
ALLATD輸出電路12例如由邏輯門電路構成。本例的ALLATD輸出電路12例如由地址轉變信號ATD0至ATD20，及AUTOATD的OR邏輯OR門電路構成。
判斷電路13在自動執行結束的事前檢測時，判斷非易失性存儲器部是否執行根據輸入地址轉變產生的讀出動作。本例的判斷電路13根據信號READSET及信號ACTIVE發生信號ATTRG。信號ACTIVE是表示非易失性存儲器部否執行輸入地址轉變產生的讀出動作的信號。例如規定信號ACTIVE在「1」期間是根據輸入地址轉變產生的讀出動作是在執行中，在「0」時，不執行該讀出動作。而且，信號ATTRG是成為發生地址轉變信號AUTOATD的觸發器的觸發信號。信號ATTRG提供給AUTOATD發生電路11。
本例的判斷電路13在上述讀出動作不在執行中時，根據信號READSET，信號ATTRG被分配給AUTOATD發生電路11。而且，當上述讀出動作執行時，等待上述讀出動作結束，在結束時，將信號ATTRG分配給AUTOATD發生電路11。
接著，說明第一實施例的讀出開始觸發器發生電路的一個電路例子。
圖2A是表示圖1C中所示的判斷電路13及AUTOATD發生電路11的一個例子的電路圖；圖2B是表示圖1C中所示的ATD(020)發生電路10的一個電路例子的電路圖。
如圖2A所示，一個電路例子的AUTOATD發生電路11是這樣的電路，檢測信號ATTRG的上升沿(Rising Edge)，通過該上升沿產生成為一定時間「1」電平的脈衝信號。在本例中，通過信號ATTRG的上升沿，例如產生成為5ns時間「1」電平的地址轉變信號AUTOATD。
而且，一個電路例子的判斷電路13包括根據信號READSET產生置位脈衝RSPLS的RSPLS發生電路14，和根據置位脈衝RSPLS及信號ACTIVE產生信號RST的RST發生電路15，及利用置位脈衝RSPLS置位，通過信號RST進行復位的觸發電路(下稱為F/F電路)16。
本例的RSPLS發生電路14是這樣的電路，檢測信號READSET的上升沿，通過該上升沿產生成為一定時間「1」電平的脈衝信號。在本例中，通過信號READSET的上升沿，產生例如成為10ns時間「1」的置位脈衝RSPLS。
本例的RST發生電路15是這樣的NOR門電路，由邏輯門電路構成，在本例中採取置位脈衝RSPLS和信號ACTIVE的NOR邏輯。RST發生電路15規定，在信號ACTIVE為「1」期間，即在根據輸入地址轉變產生的讀出動作執行中，與置位脈衝RSPLS無關，規定RST為「0」。
本例的F/F電路16由置位脈衝RSPLS設定，由信號RST設定。該F/F電路16被設定時，表示自動動作結束事前檢測。而且，F/F電路16復位時表示輸入地址轉變產生的讀出動作結束或該讀出動作不執行。
並且，如圖2B所示，一個電路例子的ATD(020)發生電路10是這樣的電路，檢測輸入地址An(n為整數，在本例中，n＝0至20)的上升沿(RisingEdge)及下降沿(Falling Edge)，通過該上升沿或下降沿產生成為一定時間「1」電平的脈衝信號。在本例中，通過輸入地址An的上升沿或下降沿，產生例如成為5ns時間「1」的地址轉變信號ATDn。
接著，說明上述讀出開觸發器發生電路的一個動作。
圖3A、圖3B、圖4分別是表示上述讀出開始觸發器發生電路一個動作例子的圖；圖3A表示輸入地址從忙碌到準備好轉變時，圖3B表示輸入地址從準備好轉變到忙碌時。而且，圖4表示信號ACTIVE在「0」不變化時。
(忙碌(Busy)→準備好(Ready)情況下)如圖3A所示，輸入地址(Input Address)接受Add1轉變到Add2的地址，產生地址轉變信號ATDn。該地址轉變信號ATDn的發生，輸出讀出開始觸發信號ALLATD。
這時，由於對應與輸入地址Add2的存儲體是不作為準備好即自動執行的存儲體，所以，可以是單元數據讀出。因此，在輸出讀出開始觸發信號ALLATD之後，在經過單元數據讀出中所要的一定時間tACC後，從對應於輸入地址Add2的存儲體在半導體集成電路裝置的外部讀出數據。
(準備好(Ready)→忙碌(Busy)情況下)如圖3B所示，輸入地址接收從Add2轉變為Add1，發生地址轉變信號ATDn，輸出以此讀出開始觸發信號ALLATD。
這時，由於對於與輸入地址Add1的存儲體是進行忙碌中即自動執行的存儲體，所以具有自動執行結束。然後，信號READSET成為「1」，一旦自動動作結束事前檢測，那麼，復位RSPLS成為例如10n期間「1」。利用該RSPLS設定表示事前檢測自動動作結束的F/F電路16。
信號ACTIVE在「1」期間，由於是根據輸入地址轉變產生的讀出動作執行中，所以不使F/F電路16復位。
信號ACTTVE如果從「1」變化為「0」，則由於變成上述讀出動作結束，所以使F/F電路16復位。接受該復位，信號ATTRG上升，例如在5ns期間，產生地址轉變信號AUTOATD。然後，接受地址轉變信號AUTOATD的發生，輸出讀出開始觸發信號ALLATD。在讀出開始觸發信號ALLATD輸出之後，在時間tACC經過後，從對應輸入地址Add1的存儲體在半導體集成電路裝置的外部讀出。
(ACTIVE不變化的情況)如圖4所示，在信號ACTIVE不從開始以「0」變化時，在置位脈衝RSPLS下降後，信號RST立即上升，信號ATTRGB也上升，所以以該定時發生AUTOATD。信號READSET是「1」，在內部由於自動執行結束，所以，在輸出讀出開始觸發信號ALLATD之後，經過時間tACC後，可從對應於輸入地址Add1的存儲體讀出數據。這以後，在信號RDBYD從「0」變化為「1」時，從對應於輸入地址Add1的存儲體中在半導體集成電路裝置的外部讀出數據。
以上，根據第一實施例的半導體集成電路裝置，在讀出開始觸發信號ALLATD的發生中，在例如自動動作結束的一定時間前，利用從「0」變化為「1」的信號READSET。以此，例如信號RDBYB從「0」變化為「1」之前，在非易失性存儲器部的內部讀出動作可開始，例如在信號RDBYB從「0」變化為「1」前，在非易失性存儲器部的內部能完成讀出動作。因此，將從硬體順序標誌向單元數據變換在信號RDBYB從「0」向「1」變化時，例如可同時進行，可高速地同時執行動作。
而且，在第一實施例中，在自動執行結束的事前檢測時，判斷非易失性存儲器部是否還執行根據輸入地址轉變產生的讀出動作。然後，如果是讀出執行中，那麼，等待讀出開始觸發信號ALLATD的發生直到讀出動作結束。根據象這樣的判斷，在例如讀出電路中，具有可抑制對任何數據牴觸的優點。
(第二實施例)圖5A是表示本發明第二實施例的半導體集成電路裝置的大體構成方框圖；圖5B是表示其讀出開始觸發器發生電路的一個構成例子的方框圖。
如圖5A、5B所示，第二實施例的半導體集成電路裝置與第一實施例的典型區別在於，判斷電路23判斷在自動執行結束事前檢測時，轉變的輸入地址是否與自動執行中的地址一致。除此之外，與第一實施例的構成大體相同。
判斷電路23當轉變的輸入地址與自動執行中的地址一致時，根據信號READSET，將觸發信號ATTRG給與AUTOATD發生電路11。轉變的輸入地址是否與自動執行中的地址一致通過轉換過程信號POLLING檢測到。轉換過程信號POLLING是例如當轉變的輸入地址與自動執行中的地址一致時成為「1」，當不一致時，成為「0」的信號。
接著，說明第二實施例的讀出開始觸發器發生電路一個電路例子。
圖6A是在圖5B中所示的判斷電路及AUTOATD發生電路一個電路例子的電路圖；圖6B是表示POLLING發生電路的一個電路例子的電路圖。
如圖6A所示，有關一個電路例子的AUTOATD發生電路11是檢測信號ATTRG的上升沿(Rising Edge)，通過該上升沿產生成為一定時間「1」電平的脈衝信號發生的電路。在本例中，通過信號ATTRG的上升沿產生例如成為5ns時間「1」的地址轉變信號AUTOATD。
而且，一個電路例子的判斷電路23由邏輯門電路構成，在本例子中，是取信號READSET和信號POLLING的AND邏輯的AND門電路。判斷電路23當信號READSET及信號POLLING一起成為「1」時，設信號ATTRG為「1」。即事前檢測自動執行，而且，當轉變的輸入地址與自動執行中的地址一致時，設信號ATTRG為「1」。以此，發生地址轉變信號AUTOATD。
而且，如圖6B所示，POLLING發生電路24例如在自動執行地址內鎖定指定存儲體的地址，使鎖定的自動執行地址和輸入地址相比較。在本例子中，在自動執行地址內，鎖定A18至A20，將鎖定的自動執行地址A18至A20分別與輸入地址A18至A20比較。在本例子中，在地址比較電路中使用邏輯門電路例如XOR門電路。藉此，在不管怎樣的地址只要一致時輸出「0」。當比較結果全部為「0」，即當鎖定的自動執行地址A18至A20完全與輸入地址A18至A20一致時，規定轉換過程信號POLLING為「1」。
下面說明上述讀出開始觸發器發生電路的一個動作例子。
圖7A、7B分別是表示上述讀出開始觸發器發生電路的一個動作例子圖；圖7A是表示輸入地址從忙碌轉變到準備好時；圖7B表示輸入地址從準備好轉變到忙碌時。
(忙碌(Busy)→準備好(Ready)的情況)如圖7A所示，接受輸入地址從Add1轉變到Add2，發生地址轉變信號ATDn。接受該地址轉變信號ATDn發生，輸出讀出開始觸發信號ALLATD。
這時，由於對應於輸入地址Add2的存儲體是準備好，即不作自動執行的存儲體，所以輸入地址Add2與自動執行中的存儲體地址不一致。從而，轉換過程信號POLLING為「0」。因此，信號READSE即使為「1」也不發生信號ATTRG，地址轉變信號AUTOATD也不發生。因而，在讀出開始觸發信號ALLATD輸出之後，在單元數據讀出中所要的一定時間tACC經過後，通過對應於輸入地址Add2的存儲體在半導體集成電路裝置的外部讀出數據。
(準備好(Ready)→忙碌(Busy)的情況)如圖7B所示，接受輸入地址從Add2轉變到Add1，發生地址轉變信號ATDn，藉此，輸出讀出開始觸發信號ALLATD。
這時，由於對應於輸入地址Add1的存儲體是忙碌即自動執行的存儲體，所以輸入地址Add1與自動執行中的存儲體的地址一致。從而，轉換過程信號POLLING變成「1」，如若信號READST為「1」，則信號ATTRG發生。這樣，地址轉變信號AUTOATD發生，再次輸出讀出開始觸發信號ALLATD。這時，信號READSET為「1」，由於在內部自動執行結束，所以在再次讀出開始觸發信號ALLATD之後，在時間tACC經過後，通過對應於輸入地址Add1的存儲體讀出數據。這以後，當信號RDBYD從「0」變成「1」時，通過對應於輸入地址Add1的存儲體在半導體集成電路裝置的外部讀出數據。
以上，即使在第二實施例的半導體集成電路裝置中，在讀出開始觸發信號ALLATD發生中，在例如自動動作結束的一定時間之前，也能利用從「0」變化成「1」的信號READSET。因而，與第一實施例一樣，使從硬體順序標誌向單元數據切換在信號RDBYB從「0」向「1」變化時，例如可同時進行，動作可高速地同時進行。
而且，在第二實施例中，在自動執行結束的事前檢測時，再判斷轉變的輸入地址與自動執行中的地址是否一致。然後，只是在一致的情況下發生地址轉變信號AUTOATD。即是說，只是在地址轉變信號AUTOATD必要時可發生。因此，與例如在地址轉變信號AUTOATD不必要時也發生的第一實施例相比較，可抑制不要的讀出開始觸發信號ALLATD的發生，會穩定讀出開始觸發器發生電路1的動作。
從而，在第二實施例中，由於讀出開始觸發器發生電路1的動作穩定，所以具有有利於更高速地同時執行動作的情況的優點。
(第三實施例)在上述第二實施例中，例如用使鎖定的自動執行地址A18至A20和輸入地址A18至A20比較的邏輯門電路發生轉換過程信號POLLING。象這樣，由於使用邏輯門電路進行地址的比較，所以對於輸入地址A18至A20的轉變隨之產生延遲。
如果設想上述延遲根據某些主要原因而加大，那麼存在圖8中所表示的動作波形。
如圖8所示，轉換過程信號POLLING經輸入地址轉變延遲Δt，而且在信號READSET從「0」變化為「1」以後，轉換過程信號POLLING從「1」變化成「0」。在該情況下，信號READSET及信號POLLING在同時成為「1」的期間發生。因此，信號ATTRG成為「1」，信號AUTOATD發生，輸出讀出開始觸發信號ALLATD。讀出動作再次從發生的信號AUTOATD開始。因而，與通常的動作不同，讀出開始定時延遲從輸入地址轉變到自動動作結束事前檢測的時間tRS。
該第三實施例即使在轉換過程信號POLLING發生延遲的情況下，也能使讀出開始以與通常動作一樣的定時進行。
圖9是表示本發明第三實施例的半導體集成電路裝置所具有的讀出開始觸發器發生電路的一個構成例子的方框圖。
如圖9所示，第三實施例的半導體集成電路裝置與第二實施例典型的區別在於，判斷電路33當再次自動執行結束事前檢測時，接受表示具有輸入地址轉變的信號ADDATD。信號ADDATD是這樣的信號，在地址轉變信號ATD0至ATD20即使一個轉變的情況下也變成「1」。信號ADDATD從ADDATD輸出電路34輸出。ADDATD輸出電路34例如可由接受地址轉變信號ATD0至ATD20的邏輯門電路構成，在本例中，例如由取地址轉變信號ATD0至ATD20的OR邏輯運算的OR門電路構成。
下面，說明判斷電路33的一個電路例子。
圖10是表示圖9中所示的判斷電路33一個電路例子的電路圖。
如圖10所示，一個電路例子的判斷電路33具有CVRPLSB發生電路35，CVRLAT發生電路36，F/F電路37，及ATTRG輸出電路38。
涉及一個電路例子的CVRPLSB發生電路35是這樣的電路，檢測信號ADDATD的上升沿，發生從該上升沿成為一定時間「0」電平的脈衝信號。在本例中，通過信號ADDATD的上升沿，發生例如成為10ns時間「0」的信號CVRPLSB。CVRPLSB發生電路35是設定第一判斷時間的第一判斷時間設定電路。第一判斷時間表示判斷轉換過程信號POLLING一致或不一致的時間。在本例中，例如判斷信號CVRPLBS從「0」變化為「1」，例如經過10ns時間時，轉換過程信號POLLING表示一致或不一致。而且認為，在第一判斷時間中，即使轉換過程信號POLLING例如表示一致的狀態下也能讀出自動執行中的存儲體以外部分。
再有，在第一判斷時間中包括轉換過程信號POLLING響應延遲時間。因此，即使轉換過程信號POLLING的響應被延遲，一致或不一致的判斷由於在第一判斷時間經過時所作，所以允許其響應延遲。
有關一個電路例子的的F/F電路36由信號CVRPLSB復位，在第一判斷時間中，在表示轉換過程信號POLLING轉變的輸入地址與自動執行中的地址一致狀態時設定。
該F/F電路36在第一判斷時間中，利用上述CVRPLSB發生電路35，與轉換過程信號POLLING無關地形成轉變的輸入地址與自動執行中的地址不一致的狀態(復位狀態)。而且，在第一判斷時間經過時，如果轉換過程信號POLLING為「1」，則形成轉變的輸入地址與自動執行中的地址一致的狀態(設定狀態)，轉換過程信號POLLING如果為「0」，那麼維持復位狀態。
根據一個電路例子的CVRLAT發生電路37是這樣的電路，檢測信號READSET上升沿，通過該上升沿發生成為一定時間「0」電平的脈衝信號。在本實施例中，通過信號READSET的上升沿，發生成為例如20ns時間「1」的信號CVRLAT。CVRLAT發生電路36是設定第二判斷時間的第二判斷時間設定電路。第二判斷時間表示發生信號ATTRG的時間。在本例中，在第二判斷時間中，ATTRG輸出電路38成為非工作狀態，在第二判斷時間經過時，ATTRG輸出電路38成為工作狀態。
此外，信號CVRLAT為「1」的時間(第二判斷時間)比信號VVRPLSB為「0」的時間(第一判斷時間)要長。如果在第二判斷時間中不結束，那麼第一判斷時間有可能信號AUTOATD不發生。
ATTRG輸出電路38在非工作狀態時，與F/F電路36的輸出信號LATCH無關，設信號ATTRG為「0」。而且在工作狀態時，相應F/F電路36的輸出信號LATCH規定信號ATTRG為「0」或「1」。
接著，說明上述讀出開始觸發器發生電路的一個動作例子。
圖11A、11B分別表示上述讀出開始觸發器發生電路的一個動作例子的圖；圖11A是表示輸入地址從忙碌轉變為準備好時，圖11B是表示輸入地址從準備好轉變成忙碌。
(忙碌(Busy)→準備好(Ready)的情況)如圖11A所示，接受輸入地址從Add1轉變到Add2，發生地址轉變信號ADDATD。接受該地址轉變信號ADDATD的發生，輸出讀出開始觸發信號ALLATD。
而且，接受轉變信號ADDATD的發生，信號CVRPLSB成為「0」，F/F電路36復位。當F/F電路36為復位狀態時，信號LATCHB為「1」。
下面，如果信號READSET成為「1」，則信號CVRLAT成為「1」。
而且，由於與輸入地址Add2對應的存儲體是與準備好即不作自動執行的存儲體，所以輸入地址Add2與自動執行中的存儲體的地址不一致。從而，轉換過程信號POLLING成為「0」。
當信號CVRPLSB從「0」變成「1」時，即在經過第一判斷時間時，由於是轉換過程信號「0」，所以不設定F/F電路36，維持復位狀態。
此外，轉換過程信號POLLING成為「0」的定時，如圖11A所示，即使信號READSET成為「1」後延遲的情況下也不發生信號ATTRG。
接著，當信號CVRLAT從「1」變成「0」時，即第二判斷時間經過時，信號LATCH為「1」。因而，由於信號ATTRG維持，所以，讀出開始觸發信號ALLATD不發生。
因此，在讀出開始觸發信號ALLATD輸出之後，在對於單元數據讀出所必要的一定時間tACC經過後，通過與輸入地址Add2對應的存儲體在半導體集成電路裝置的外部讀出數據。
(準備好(Ready)→忙碌(Busy)的情況)如圖7B所示，接受輸入地址從Add2轉變到Add1，地址轉變信號ATDn發生，以此輸出讀出開始觸發信號ALLATD。
而且，接受轉變信號ADDATD的發生，信號CVRPLSB成為「0」，F/F電路36復位。當F/F電路36處於復位狀態時，信號LATCH為「1」。
下面，如果信號READSET為「1」，則信號CVRLAT為「1」。
而且，由於與輸入地址Add1對應的存儲體是忙碌即自動執行中的存儲體，所以輸入地址Add1與自動執行中的存儲體地址一致。從而，轉換過程信號POLLING成為「1」。
當信號CVRPLSB從「0」變成「1」時，即第一判斷時間經過時，由於轉換過程信號為「1」，所以設定F/F電路36。當F/F電路36處於設定狀態時，信號LATCHB為「0」。
接著，當信號CVRLAT從「1」變成「0」時，即第二判斷時間經過時，信號LATCH為「0」。因此，信號ATTRG變成「1」。藉此，再次輸出讀出開始觸發信號ALLATD。這時，信號READSET為「1」，由於在內部自動執行結束，所以再次輸出讀出開始觸發信號ALLATD之後，時間tACC經過之後，通過對應於輸入地址Add1的存儲體讀出數據。然後，當信號RDBYD從「0」變成「1」時，通過對應於輸入地址Add1的存儲體在半導體集成電路裝置的外部讀出數據。
此外，在本第三實施例中，地址轉變信號AUTOATD的發生定時比信號READSET上升只是信號CVRLAT的脈衝寬度延遲。然而，由於只要達到自動動作完全結束的信號RDBYB在變成「1」的定時之前結束就行，所以讀出動作沒有問題。
上面，即使在根據第三實施例的半導體集成電路裝置中，在讀出開始觸發信號ALLATD發生中，例如在自動動作結束的一定時間前也利用從「0」變成「1」的信號READSET。從而，與第一實施例一樣，將從硬體順序標誌向單元數據的切換在信號RDBYB從「0」變成「1」時，例如可同時進行，同時能以高速地進行執行動作。
還有，在第三實施例中，能獲得與第二實施例一樣的優點，同時，還獲得即使在轉換過程信號POLLNG發生再延遲的情況下，也能使讀出開始以與通常動作同樣的定時進行的優點。
從而，在第三實施例中，與第二實施例相比較，進一步得到對於更高速作地同時執行動作的情況下是有利的優點。
以上雖然利用第一實施例至第三實施例說明了本發明，但是本發明並不僅限於這些實施例，根據這些實施例，在不脫離本發明宗旨的範圍內可作種種變形。
例如在上述實施例中，雖然規定存儲體為2個，但是，存儲體也可設定為2個以上。
雖然作為可數據改寫的非易失性存儲器單元MC的一個例子，展示了閾電壓可變型電晶體，但是，只要非易失性存儲器單元是數據可改寫的，就不限於閾電壓可變型電晶體。
儘管上述實施例分別可單獨實施，但是作適當組合實施當然也可以。
在上述實施例中，包括各個階段的發明，在各實施例中所展示的多個構成要件作適當組合，根據這一點也可提出各個階段的發明。
在上述實施例中，雖然根據將本發明應用於非易失性半導體存儲裝置的例子進行說明，但是，內置象上述的非易失性半導體存儲裝置的半導體集成電路裝置、例如處理器、系統LSI等也屬於本發明範圍內。
以上根據上述實施例，在具有包括用於數據改寫的自動執行功能，和該自動執行中進行數據讀出的同時執行功能的非易失性存儲器部的半導體集成電路裝置中，尤其是提供一種可高速同時執行動作的半導體集成電路裝置及其讀出開始觸發信號發生方法。
對於本領域技術人員來說，其他優點和變化是顯而易見的，所以，其發明的主要方案不僅限於這裡所展示和敘述的特定細節和典型的例子，從而，在不脫離由附加的權利要求及等同物所限定的總的發明思想範圍和精神的前提下可作出各種變動。
權利要求
1.一種半導體集成電路裝置，包含具有用於數據改寫的自動執行功能和在該自動執行中讀出數據的同時執行功能的非易失性存儲器部，其特徵在於，包括配置非易失性存儲器單元的與一個存儲體單元對應的第一存儲器單元陣列；配置非易失性存儲器單元的與和所述一個存儲體不同的其他存儲體對應的第二存儲器單元陣列；當輸入陣列轉變時，檢測該輸入地址轉變，發生多個第一地址轉變信號的多個第一地址轉變信號發生電路；事前檢測所述一個存儲體的自動執行結束，發生第二地址轉變信號的第二地址轉變信號發生電路；以及根據所述第一地址轉變信號和所述第二地址轉變信號，輸出成為讀出開始觸發器的讀出開始觸發信號的讀出開始觸發器輸出電路。
2.根據權利要求1所述的裝置，其特徵在於，還包括在所述自動執行結束事前檢測時，判斷所述非易失性存儲器部是否執行根據輸入地址轉變產生的讀出動作的判斷電路；該判斷電路在不執行所述讀出動作時，根據在事前預告所述一個存儲體自動執行結束的預告信號，把成為所述第二地址轉變信號的觸發器的觸發信號提供給所述第二地址轉變信號發生電路；當執行所述讀出動作時，等待該讀出動作結束，當結束時將所述觸發信號分配給所述第二地址轉變信號發生電路。
3.根據權利要求2所述的裝置，其特徵在於，所述判斷電路包括觸發電路，在所述自動執行結束事前檢測時置位，在所述讀出動作結束時復位。
4.根據權利要求1所述的裝置，其特徵在於，還包括判斷電路，在所述自動執行結束事前檢測時，判斷轉變的輸入地址與自動執行中的地址是否一致；該判斷電路在所述轉變的輸入地址與自動執行中的地址一致時，根據在事前預告所述一個存儲體自動執行結束的預告信號，將成為所述第二地址轉變信號的觸發器的觸發信號分配給所述第二地址轉變信號發生電路。
5.根據權利要求4所述的裝置，其特徵在於，所述判斷電路包括邏輯電路，根據所述預告信號和表示所述轉變的輸入地址與自動執行中的地址是否一致的轉換過程信號，輸出所述觸發信號。
6.根據權利要求5所述的裝置，其特徵在於，所述判斷電路包括第一判斷時間設定電路，設定第一判斷時間，所述第一判斷時間判斷所述轉變的輸入地址與自動執行中的地址是否一致。
7.根據權利要求6所述的裝置，其特徵在於，所述第一判斷時間設定電路根據表示所述輸入地址的轉變的地址轉變信號，設定所述第一判斷時間。
8.根據權利要求7所述的裝置，其特徵在於，所述第一判斷時間包括所述轉換過程信號的響應延遲時間。
9.根據權利要求6所述的裝置，其特徵在於，所述第一判斷時間設定電路在所述第一判斷時間中與所述轉換過程信號無關，處於所述轉變的輸入地址與自動執行中的地址不一致狀態；所述第一判斷時間經過時，使根據所述轉換過程信號可判斷所述轉變的輸入地址與自動執行中的地址是否一致的狀態。
10.根據權利要求9所述的裝置，其特徵在於，所述判斷電路包括觸發器電路，在所述輸入地址轉變時復位，在所述第一判斷時間中，當表示轉換過程信號表示所述轉變的輸入地址與與自動執行中的地址一致的狀態時，進行置位。
11.根據權利要求5所述的裝置，其特徵在於，所述判斷電路包括第二判斷時間設定電路，設定發生所述第二地址轉變信號的第二判斷時間。
12.根據權利要求11所述的裝置，其特徵在於，所述判斷電路根據所述預告信號設定所述第二判斷時間。
13.根據權利要求12所述的裝置，其特徵在於，所述第二判斷時間設定電路，在所述第二判斷時間中，使輸出所述觸發信號的邏輯電路非工作狀態化；在所述第二判斷時間經過時，使所述邏輯電路工作狀態化。
14.一種半導體集成電路裝置的讀出開始觸發信號的發生方法，該半導體集成電路裝置包含具有用於數據改寫的自動執行功能和在該自動執行中讀出數據的同時執行功能的非易失性存儲器部，其特徵在於，包括當事前檢測自動執行結束時，判斷所述非易失性存儲器部是否執行輸入地址轉變產生的讀出動作；當不執行所述讀出動作時，發生讀出開始觸發信號；以及當執行所述讀出動作時，在該讀出動作結束時發生所述讀出開始觸發信號。
15.一種半導體集成電路裝置的讀出開始觸發信號的發生方法，該半導體集成電路裝置包含具有用於數據改寫的自動執行功能和在該自動執行中讀出數據的同時執行功能的非易失性存儲器部，其特徵在於，包括當事前檢測自動執行結束時，判斷轉變的輸入地址是否與自動執行中的地址一致；以及當一致時，在自動執行結束時發生讀出開始觸發信號。
16.一種半導體集成電路裝置的讀出開始觸發信號的發生方法，該半導體集成電路裝置包含具有用於數據改寫的自動執行功能和在該自動執行中讀出數據的同時執行功能的非易失性存儲器部，其特徵在於，包括當事前檢測自動執行結束時，在包括表示下述是否一致的轉換過程信號的響應延遲的第一判斷時間經過時判斷轉變的輸入地址與自動執行中的地址是否一致；以及當一致時，在所述第一時間經過後的第二判斷時間經過時發生讀出開始觸發信號。
全文摘要
提供半導體集成電路裝置及其讀出開始觸發信號的發生方法。該半導體集成電路裝置設有與存儲體0對應的第一存儲器單元陣列；與存儲體1對應的第二存儲器單元陣列；檢測輸入地址轉變，發生第一地址轉變信號的第一地址轉變信號發生電路；事前檢測存儲體0或存儲體1的自動執行結束，發生第二地址轉變信號的第二地址轉變信號發生電路；以及讀出開始觸發器輸出電路。讀出開始觸發器輸出電路根據第一地址轉變信號和第二地址轉變信號，輸出讀出開始觸發信號。
文檔編號G11C16/02GK1450563SQ02151650
公開日2003年10月22日 申請日期2002年12月26日 優先權日2001年12月26日
發明者原德正, 齊藤榮俊, 志賀仁, 本多泰彥, 田浦忠行, 加藤秀雄 申請人:株式會社東芝