寄存器文件和設計寄存器文件的方法
2023-04-24 20:03:26 1
專利名稱：寄存器文件和設計寄存器文件的方法
技術領域：
本發明涉及寄存器文件和用於設計寄存器文件的方法，並且，更具體的，涉及通過使用組件庫設計(cell base designing)技術來設計寄存器文件的技術。
背景技術：
通常，半導體設備諸如ASIC(特定應用的IC)或LSI的設計採用了組件庫設計技術，其中組件庫用於以模塊的形式存儲大量的已設計電路。組件庫的已設計電路通常稱為硬體組件，其具有不同的等級並包括小尺寸的基本邏輯電路諸如與門、或門和觸發器，中尺寸的電路塊諸如ALU(算術邏輯單元)和加法器，以及大尺寸的電路塊(大塊)諸如CPU和RAM。通過組合組件庫設計技術中的這些硬體組件來設計每個半導體設備，這能夠減少設計半導體設備和確認設計準確性所需的時間長度。
例如，在具有內置處理器的半導體設備的設計中，設計者考慮到其電路級別和吞吐量，從組件庫中選擇處理器核心之一。組件庫中的每個處理器核心通過專用設計部分進行設計以具有最優基本結構，並以能夠簡單安裝到半導體設備中的形式被提供有組件庫。半導體設備的設計者在期望半導體設備中安裝所選的處理器核心，並向其提供期望半導體設備所需的外圍資源。通過確定依賴於期望半導體設備的外圍資源，具有基本結構的單一處理器核心能夠作為具有不同外圍資源的處理器被安裝到各種半導體設備中。
圖7舉例說明了寄存器文件的結構，其構成了通過使用現有設計技術設計的一部分半導體設備。寄存器文件包括多個寄存器，並具有在特定寄存器中寫入數據以及從特定寄存器中讀取數據的功能。這樣的寄存器文件在標題為「Computer Organization Design」的文獻(由Nikker BP公司出版、由Mitsuaki Narita翻譯自1996 ISBN 4-8222-8002-0第678至680頁John L Hennessy和David A Patterson撰寫的原始文獻)中進行了描述。
在圖7所示的例子中，寄存器文件200包括4比特寄存器Fi(i＝0至3)、選擇信號生成器210、輸出埠選擇器220、4個寫入埠WR_DATAj(j＝0至3)、和4個讀取埠RD_DATAk(k＝0至3)。
選擇信號生成器210包括每個對應於寫入埠WR_DATAj之一的4個解碼器DECj、4個與門ANDj和或門OR。每個解碼器DECj解碼對應的2比特寫入地址信號WR_ADRSj，以生成4比特信號。每個與門ANDj計算解碼的4比特信號和來自處理器核心(未示出)的寫入使能信號WR_ENj的邏輯積，以將邏輯積作為選擇信號傳送到寄存器Fi。或門OR計算從來自與門ANDj的輸出的邏輯和，以將其作為啟動信號αi傳送到由寫入地址信號WR_ADRSj之一所選擇的寄存器Fi之一。
輸出埠選擇器220包括對應於輸出埠RD_DATAk的4個多路復用器MUX，其中每個多路復用器MUX接收存儲在寄存器Fi中的任何數據Qi，以將其轉換為4比特數據。每個多路復用器MUX基於2比特讀取地址信號RD_ADRSk而選擇要通過讀取埠RD_DATAk讀出的數據Qi之一。
每個寄存器Fi包括輸入埠選擇器230和數據存儲器240。輸入埠選擇器230包括3個多路復用器231至233，並充當具有在寄存器的輸入埠選擇器中指定的優先等級的選擇器。輸入埠選擇器230基於來自選擇信號生成器210的選擇信號而選擇要連接到數據存儲器240的寫入埠WR_DATAj之一。如果多個寫入地址WR_ADRSj同時指定相同的寄存器Fi，則輸入埠選擇器230選擇通過具有最高優選級別，即最低順序數字，的寫入地址埠提供的寫入地址WR_DATAj。另外，如果寫入地址WR_ADRSj沒有指定任何寫入埠WR_DATAj，則輸入埠選擇器230選擇通過具有最高或最低優先等級的寫入埠WR_DATAj提供的數據。
數據存儲器240包括存儲器241和時鐘門242。存儲器241包括多個同步D型觸發器(D-FF)，其數目對應於要存儲的數據比特數目。每個D-FF存儲通過寫入埠WR_DATAj之一接收的以比特-比特基礎與時鐘信號CLK同步的4比特數據。時鐘門242生成時鐘信號CLK和啟動信號αi的邏輯積。由於寫入埠WR_DATAj連接到外部數據線或總線(未示出)，因此，即使相應的寄存器Fi沒有被指定接收數據，來自外部數據線的數據也傳送到每個寄存器Fi的D-FF的數據輸入「D」。在這種情況下，時鐘門242將低電平的非啟動信號傳送到沒有被指定接收數據的寄存器Fi的時鐘輸入「C」。這樣，存儲在這些文件的存儲器241中的數據不被接收的數據所更新。
在下文中，將參考圖8至10描述輸出埠選擇器220中的多路復用器的設計。圖8至10分別舉例說明了在組件庫設計期間中輸出埠選擇器220中的多路復用器的設計描述，存儲在組件庫中具有門電平表示法的2輸入/1輸出多路復用器的電路配置，以及由組件庫設計所獲取的4輸入/1輸出多路復用器的配置。圖9中所示的多路復用器是基於設計描述從作為原始組件的組件庫中選擇的。
通常，組件庫設計技術即電路塊的功能以硬體描述語言(HDL)進行描述，且生成的描述用於邏輯合成，以獲得門電平表示法的組合的原始組件的電路配置。
為了設計如圖7所示的半導體設備，輸出埠選擇器220的每一多路復用器MUX使用諸如圖8所示的條件語句進行描述。組件庫存儲了門電平表示法的大量的原始組件，原始組件包括諸如圖9所示的2輸入/1輸出多路復用器。這樣，圖8中所示的功能可通過組合從組件庫中檢索到的2輸入/1輸出多路復用器來實現，以配置諸如圖10所示的4輸入/1輸出多路復用器。圖10所示的4輸入/1輸出多路復用器包括3個多路復用器221至223，其每個具有如圖9中所示的配置，並被安裝到要設計的半導體設備中。應該注意到根據用於設計的邏輯合成和組件庫的工具，圖10中所示的4輸入/1輸出多路復用器中的每個多路復用器可具有不同於圖9中所示的電路配置的電路配置。
有可能由組件庫設計技術獲得的門電平表示法的電路不需要提供期望半導體設備的最優配置，這是因為設計者通過使用邏輯合成的工具來獲得電路配置。例如，如果輸出埠選擇器220中的多路復用器通過邏輯合成來設計，而將每個具有如圖9所示的門電平配置的多路復用器組合在一起，以具有如圖10所示的電路配置，則得到的多路復用器不需要提供依賴於存儲在每個寄存器Fi中的數據Qi的低操作電流，下面將詳細介紹。
假定這裡從Q0至Q3觀察存儲在寄存器F0至F3中的數據Q0至Q3的第0比特為(0，1，0，1)，並且讀取地址RD_ADRS0為(00)。圖10中的第一級多路復用器221和222基於讀取地址RD_ADRS0的最低有效比特「0」來分別選擇並傳送數據Q0和Q2。第二級多路復用器223基於讀取地址的最高有效比特來選擇並傳送數據Q0或者「0」。
在讀取地址RD_ADRS0從(00)轉換為(11)之後，第一級多路復用器221和222分別選擇和傳送數據Q1和Q3，並且第二級多路復用器223選擇並傳送數據Q3或者「1」。應該注意到多路復用器222的輸出沒有被第二級多路復用器223選擇，但多路復用器222在該例中仍然進行操作以將其輸出從「0」轉換到「1」。鑑於當多路復用器的輸出從「0」轉換到「1」時，每個多路復用器消耗了操作電流，則圖10中所示的多路復用器由於未選擇的多路復用器222的輸出轉換而浪費了電流。
圖11示出了寄存器Fi中的存儲器241中使用的同步D-FF的配置。D-FF是主從類型的，並包括主鎖存器243和從鎖存器244。D-FF與時鐘信號CLK的上升沿同步地存儲通過數據輸入「D」的數據輸入。主鎖存器243基於在時鐘信號CLK的低電平期間通過數據輸入「D」的數據輸入來轉換其輸出。從鎖存器244在時鐘信號CLK的上升沿基於主鎖存器243的輸出節點的電勢來存儲數據，並通過數據輸出Q來傳送存儲的數據。
即使當不需要寫入操作時，由於被寫入埠WR_DATAj選擇，圖7中的存儲器241中的D-FF的數據輸入「D」從外部數據線接收數據。在這種情況下，即使時鐘門242將D-FF的時鐘輸入「C」固定在低電平，主鎖存器213的輸出節點仍然跟隨通過外部數據線的數據輸入，儘管存儲在從鎖存器244中的數據由於從鎖存器244的輸入傳送門的切斷而並不轉換。更具體的，儘管存儲在D-FF中的數據不轉換，主鎖存器213的輸出節點根據通過外部數據線的數據輸入而從「0」轉換到「1」或從「0」轉換到「1」，從而浪費了電能。
總之，現有的寄存器文件浪費了在輸入寫入數據和輸出讀取數據期間的操作電流。
發明內容
鑑於現有技術中的上述問題，本發明的目的是提供能夠減少電能消耗的一寄存器文件，以及設計這樣的寄存器文件的方法。
在本發明的第一方面，提供了一種寄存器文件，包括多個輸入埠，每個用於接收寫入數據並具有在輸入埠中指定的優先等級；以及多個寄存器，每個用於基於一寫入地址來存儲所述寫入數據，每個所述寄存器包括輸入埠選擇器和用於存儲來自所述輸入埠選擇器的輸出的數據存儲器，所述輸入埠選擇器包括組合電路，組合電路包括多個第一與門和一第一或門，每個與門對應於所述輸入埠之一，第一或門用於生成來自所述多個第一與門的輸出的邏輯和，其中所述輸入埠選擇器中的每個所述第一與門接收用於指定通過所述輸入埠的相應之一輸入的寫入數據是否存儲到所述寄存器的對應之一中的寫入指令信號，並生成所述寫入數據、和所述寫入指令信號、和通過所述輸入埠接收的每個與對應於所述輸入埠選擇器的所述之一的所述輸入埠相比具有較高優先級別的每個所述寫入指令信號的翻轉信號的邏輯積。
根據本發明的第一方面的寄存器文件，使用了組合電路而不是現有存儲器中的主從鎖存器，節省了電能消耗。
更具體的，在本發明的第一方面的寄存器文件中，即使在寄存器之一中兩個或更多寫指令信號假定為有源高電平，來自對應於具有低優先級別的輸入埠的與門的輸出假定為無源低電平，而來自對應於具有最高優先級別的輸入埠的與門的輸出假定為寫入數據的邏輯電平。這樣，生成來自寄存器中的與門的輸出的邏輯和的或門通過輸入埠之一傳送數據輸入的邏輯電平。反之，如果所有寫入指令信號假定為無源低電平，即，如果沒有通過輸入埠的數據輸入被指定存儲在寄存器中，則來自輸入埠選擇器的輸出被固定在低電平，從而由於存儲器的輸入被固定在低電平，因此存儲器具有低電能消耗。
在本方面的第二方面，本方面還提供了一種寄存器文件，包括多個寄存器；多個輸出埠，每個用於在其中傳送存儲在由一讀取地址指定的所述寄存器之一中的數據；多個讀取數據選擇器，每個對應於所述輸出埠之一，每個所述讀取數據選擇器包括多個與門和一或門，與門的數目對應於所述多個寄存器，而或門生成來自所述多個與門的輸出的邏輯和，每個所述與門生成存儲在所述寄存器的對應之一中的數據和在指定所述寄存器的所述對應之一時假定為高電平的啟動信號的邏輯積。
本發明的第二方面的優勢類似於本發明的第一方面中描述的優勢。
本發明還提供了一種設計根據本發明的第二方面的寄存器文件的方法，包括步驟在設計描述中描述每個所述讀取數據選擇器，從而所述讀取數據選擇器的所述每個通過包括所述多個與門和所述或門的組合電路來實現。
從下面的描述中，參考隨附的附圖，本方面的上述和其它目的、特徵和優勢將會變得明顯。
圖1是根據本發明的實施例的寄存器文件的框圖；圖2是圖1所示的選擇信號生成器的框圖；圖3是圖1所示的寄存器的框圖；圖4A是圖3所示的時鐘門的框圖，圖4B是圖4A的時鐘門中的信號的時序圖；圖5是圖1所示的選擇器的框圖；圖6是用於圖5的選擇器的HDL描述的例子；圖7是現有寄存器文件的框圖；圖8是圖7所示的輸出埠選擇器中使用的多路復用器的設計描述的例子；圖9是存儲在組件庫中具有門電平表示法的2輸入/1輸出多路復用器的框圖；圖10是包括圖9所示的多路復用器的4輸入/1輸出多路復用器的框圖；
圖11是現有寄存器文件的存儲器中使用的同步D-FF的電路圖。
具體實施例方式
現在，將參考附圖詳細描述本發明，其中相同的元件由相同的附圖標記或符號來表示。
參考圖1，標記為數字100的寄存器文件100包括4比特寄存器Fi(i＝0至3)、選擇信號生成器110、輸出埠選擇器塊(或者讀取數據選擇器塊)120、4個寫入埠WR_DATAj(j＝0至3)、和4個讀取埠RD_DATAk(k＝0至3)。
選擇信號生成器110包括解碼器DECj和門電路ANDj、以及啟動信號生成器111，其中解碼器DECj和門電路ANDj的數目對應於寫入埠WR_DATAj的數目。每個解碼器DECj對寫入地址WR_ADSRj進行解碼以生成地址信號，其比特數目對應於寄存器的數目，其中，只有一比特假定為「1」。每個解碼器DECj對對應的2比特寫入地址信號WR_ADRSj，例如地址(01)，進行解碼，以生成用於選擇寄存器Fi之一，即寄存器F1，的4比特信號(0010)。
參考圖2，其示出了圖1所示的選擇信號生成器110的部分詳圖。每個與電路ANDj包括與門ANDij(其數目對應於寄存器Fi的數目)，生成來自解碼器DECj的輸出的每比特和來自處理器核心的寫入使能信號WR_ENj的邏輯積，並將該邏輯積作為選擇信號Sij傳送到寄存器F0至F3。例如，假定從AND00至AND30觀察來自解碼器DEC0的輸出為(0，1，0，0)，並且使得來自輸出埠WR_DATA0的數據將要存儲在任一寄存器Fi中的寫入使能信號WR_EN0為1，則與電路AND0傳送選擇信號Si0，其中只有要傳送到寄存器F1的選擇信號S10假定為1，即Si0＝(0，1，0，0)。
返回圖1，啟動信號生成器111包括或門，其數目對應於寄存器Fi的數目，其中對應於寄存器Fi之一的每個或門從對應於寄存器Fi之一的與電路AND0至AND3中生成輸出Sij的邏輯和，並將其作為啟動信號αi輸出到由寫入地址信號WR_ADRSj選擇的寄存器Fi之一。例如，如果通過寫入埠WR_DATAj之一提供的數據將要存儲在寄存器F1中，則從與電路ANDj傳送的S10至S13的邏輯和假定為「1」，並且啟動信號生成器111將作為啟動信號αi的邏輯和傳送到寄存器F1。
每個寄存器Fi包括輸入埠選擇器130和數據存儲器140。參考圖3，其示出了寄存器F0的配置的詳圖。其它的寄存器類似於所示的寄存器F0。輸入埠選擇器130通過寫入埠WR_DATAj接收寫入數據，並基於由選擇信號生成器110提供的選擇信號Sij而將其存儲在數據存儲器140中。數據存儲器140包括存儲器141(其數目對應於要存儲的比特數目並對應於時鐘門142)，並傳送數據Qi。圖3中位於括號中的數字示出了寫入數據的比特的順序次序。
輸入埠選擇器130包括用於每比特寫入數據的與門131至134和或門135。每個與門131生成選擇信號S00和通過寫入埠WR_DATA0提供的寫入數據的對應比特的邏輯和。每個與門132生成選擇信號S00的翻轉信號、選擇信號S01和通過寫入埠WR_DATA1提供的寫入數據的對應比特的邏輯和。每個與門133生成選擇信號S00的翻轉信號、選擇信號S01的翻轉信號、選擇信號S02和通過寫入埠WR_DATA2提供的寫入數據的對應比特的邏輯和。每個與門134生成選擇信號S00的翻轉信號、選擇信號S01的翻轉信號、選擇信號S02的翻轉信號、選擇信號S03和通過寫入埠WR_DATA3提供的寫入數據的對應比特的邏輯和。每個或門135生成來自與門131至134的輸出的邏輯和以將其傳送到數據存儲器140。
輸入埠選擇器130通過在輸入埠選擇器130中具有優先級別的選擇器來實現，類似於圖7所示的現有寄存器文件200中的輸入/輸出埠選擇器230。例如，如果選擇信號S00假定為高電平，由於來自與門132至134的輸出被固定到低電平，則來自寫入埠WR_DATA0的數據經由或門135傳送到數據存儲器140。另外，即使選擇信號S03假定為高電平，由於與門134接收選擇信號S00至S02的翻轉信號，則只要來自寫入埠WR_DATA0至WR_DATA2的數據被指定，來自寫入埠WR_DATA3的數據不傳送到數據存儲器140。
存儲器141包括同步D-FF，其數目對應於要存儲到寄存器Fi的數據的比特數。每個D-FF與通過時鐘門142提供的時鐘信號CLK同步地，從寫入埠WR_DATAj以比特-比特基礎接收並存儲數據。
參考圖4A，圖3所示的時鐘門142包括鎖存電路143和與門144。圖4B示出了圖4A的時鐘門142的時序圖。鎖存電路143在時鐘信號CLK的下降沿鎖存啟動信號αi，如圖4B所示，以傳送鎖存的啟動信號βi。與門144生成時鐘信號CLK和鎖存的啟動信號βi的邏輯積，從而時鐘門142在鎖存的啟動信號βi的高電平期間將時鐘信號CLK傳送到對應的存儲器141。
在寄存器F0中，例如，如果任何選擇信號S0j假定為高電平，則啟動信號α0假定為高電平，從而存儲器141的每個D-FF有效地在其時鐘輸入處接收時鐘信號CLK。在此階段，輸入埠選擇器130在其數據輸入處接收來自寫入埠WR_DATAj指定的數據。反之，如果所有的選擇信號S0j假定為低電平，則每個D-FF的時鐘輸入和數據輸入固定為低電平，從而存儲在每個D-FF中的數據不被更新。
返回圖1，輸出埠選擇器塊(讀取數據選擇器塊)120包括選擇器121(其數目對應於埠RD_DATAk的數目)，並具有類似於圖7所示的現有寄存器文件200的輸出埠選擇器220的功能的功能。每個選擇器121接收存儲在寄存器Fi中的數據Qi，類似於輸出埠選擇器220中的多路復用器MUX，以基於讀取地址RD_ADRSk選擇將要通過讀取埠R_DATAk被讀出的數據Qi。
參考圖5，每個選擇器121包括與門122至125(其數目對應於要存儲在寄存器Fi中的數據的比特數目)、相應的或門126至128和解碼器129。解碼器129生成啟動信號，其基於讀出地址RD_ADRSk而啟動對應於寄存器Fi的輸出信號線之一，從而選擇寄存器Fi之一，其中讀取埠RD_ADRSk從該寄存器讀取數據。如果2比特地址指定(01)，例如，則解碼器傳送用於選擇寄存器Fi之一，即F1，的4比特信號(0010)。
與門122至125的每個生成來自寄存器Fi的數據Qi和來自對應的解碼器129的輸出的邏輯積，並將其傳送到或門126或127。由於只有從解碼器129傳送的信號之一假定為高電平，因此除了接收高電平的與門以外的與門122至125的輸出固定為低電平。第一級或門126和127分別生成來自與門122和123的輸出的邏輯積和來自與門124和125的輸出的邏輯積，並且第二級或門128生成來自或門126和127的輸出的邏輯積。
假定在寄存器F0至F3中從數據Q0至數據Q3觀察數據Q0至Q3的第0比特為(0，1，0，1)，並且讀取地址RD_ADRS0為(000)，則與門122從對應於讀取埠RA_DATA0的選擇器121中的解碼器129接收高電平信號。然而，由於數據Q0(0)假定為「0」或低電平，來自與門122至125的所有輸出假定為「0」，從而讀取埠RD_DATA0在其中傳送數據Q0(0)的「0」。如果讀取地址RD_ADRS0在此階段從(00)轉換為(11)，解碼器129將高電平信號傳送到與門125，則來自與門125的輸出以及來自或門127和128的輸出從「0」轉換到「1」，從而讀取埠RD_DATA0在其中傳送「1」作為數據Q3(0)。
圖6舉例說明了選擇器121的設計描述。該描述通過使用邏輯和和邏輯積，描述了選擇器121的功能，其不同於使用條件語句的現有描述(圖8)中的多路復用器。在圖6中，「」對應於要由硬體實現的邏輯積，而「|」對應於要由硬體實現的邏輯和。在本實施例中，選擇器121通過組合邏輯門來描述，從而多路復用器的功能不通過使用在組件庫中用於多路復用器的原始組件來實現。因此，用於選擇器121的門電平電路通過組合邏輯門，諸如與門或者或門，來配置，而不依賴於設計中使用的組件庫和用於邏輯合成的工具。
儘管本實施例中使用的選擇器121包括額外的解碼器129，如上所述，其在讀取信號RD_ADRSk改變時消耗了一些電流，單一解碼器可以共同用於寄存器Fi中的數據Qi的所有比特，從而解碼器129的電路級別和操作電流保持在適當的增量中。
更具體的，由於提供解碼器129而導致的操作電流的增加與圖9所示的現有寄存器文件中的多路復用器消耗的電流相比，顯著地低，其中一旦多路復用器發生變化，後者就浪費電能。在本實施例中，由於來自接收非選擇數據的與門122至125的輸出不消耗操作電流，從而在本實施例中降低了電流消耗。
在由本實施例的方法設計的寄存器文件中，如上所述，具有優先等級的輸入埠選擇器130通過包括與門和或門的組合電路來配置。這樣，當寫入數據不存儲在存儲器141中時，輸入埠選擇器130允許存儲器141的輸入固定在低電平。這防止了數據存儲器的D-FF中主鎖存器的操作，從而節省了在現有寄存器文件的數據存儲中遇到的電能消耗。
在選擇器121的設計中，如上所述，選擇器121的功能通過與門和或門的組合來描述，從而不使用組件庫中存儲的用於多路復用器的原始組件。這使得通過組合電路來實現選擇器121的門電平電路配置，而不依賴於用於邏輯合成的工具和組件庫。本發明的設計方法的原理應該還可以適用於每個寄存器Fi中的輸入埠選擇器的設計。
應該注意到在本發明中採用的寄存器的數目、存儲在寄存器中的數據的比特長度、寫入埠的數目、讀取埠的數目等僅僅是示例，並且這些數目等可以依賴於要設計的半導體設備的規格。在這樣的情況下，寫入地址和讀取地址具有基於埠數目所確定的比特長度。
由於上述實施例的描述僅用於舉例，本發明不限於上述實施例，並且不偏離本發明的範圍，本領域的普通技術人員能夠作出本發明的各種修改和變型。
權利要求
1.一種寄存器文件，包括多個輸入埠，每個用於在其中接收寫入數據並具有在所述輸入埠中指定的優先級別；以及多個寄存器，每個用於基於一寫入地址來存儲所述寫入數據，每個所述寄存器包括輸入埠選擇器和用於存儲來自所述輸入埠選擇器的輸出的數據存儲器，所述輸入埠選擇器包括組合電路，該組合電路包括多個第一與門和一第一或門，每個與門對應於所述輸入埠之一，第一或門用於生成來自所述多個第一與門的輸出的邏輯和，其中所述輸入埠選擇器中的每個所述第一與門接收用於指定通過所述輸入埠的相應之一輸入的寫入數據是否存儲到所述寄存器的對應之一中的寫入指令信號，並生成所述寫入數據、和所述寫入指令信號、和通過所述輸入埠接收的每個與對應於所述輸入埠選擇器的所述之一的所述輸入埠相比具有較高優先級別的每個所述寫入指令信號的翻轉信號的邏輯積。
2.根據權利要求1的寄存器文件，進一步包括多個輸出埠和多個輸出埠選擇器，每個輸出埠選擇器對應於所述輸出埠之一，其中每個輸出埠選擇器包括多個第二與門和一第二或門，每個第二與門放置得對應於所述寄存器之一，用於生成存儲在所述存儲器的對應之一中的數據和在選擇所述寄存器的所述對應之一時假定為高電平的啟動信號的邏輯積，第二或門生成來自所述多個第一與門的輸出的邏輯和。
3.根據權利要求1的寄存器文件，其中所述數據存儲器包括一同步D-FF，該同步D-FF包括用於鎖存來自所述第一或門的輸出的主鎖存器、以及用於從所述主鎖存器接收數據的從鎖存器。
4.根據權利要求1的寄存器文件，其中所述寫入指令信號通過解碼信號和寫入使能信號的邏輯積來生成，其中從所述寫入地址解碼出該解碼信號以具有對應於所述寄存器的數目的比特數目，而該寫入使能信號指定每個所述輸入埠是否被允許寫入數據。
5.一種寄存器文件，包括多個寄存器；多個輸出埠，每個用於在其中傳送存儲在由一讀取地址指定的所述寄存器之一中的數據；多個讀取數據選擇器，每個對應於所述輸出埠之一，每個所述讀取數據選擇器包括多個與門和一或門，與門的數目對應於所述多個寄存器，而或門生成來自所述多個與門的輸出的邏輯和，每個所述與門生成存儲在所述寄存器的對應之一中的數據和在指定所述寄存器的所述對應之一時假定為高電平的啟動信號的邏輯積。
6.一種設計如權利要求5所述的寄存器文件的方法，包括步驟在設計描述中描述每個所述讀取數據選擇器，從而所述讀取數據選擇器的所述每個通過包括所述多個與門和所述或門的組合電路來實現。
全文摘要
一種寄存器文件，包括多個寄存器，用於存儲數據；多個輸入埠，用於在其中接收要存儲在寄存器中的數據；和多個輸出埠，用於在其中傳送存儲在寄存器中的數據。每個寄存器包括輸入埠選擇器，用於選擇寫入埠之一，通過該寫入埠接收數據。該寄存器文件還包括速驅數據選擇器塊，用於指定存儲在寄存器中的那些數據要通過輸出埠之一進行讀取。輸出埠選擇器由節約寄存器文件的能耗的組合電路來實現。
文檔編號G06F7/00GK1501292SQ0315812
公開日2004年6月2日 申請日期2003年9月11日 優先權日2002年9月11日
發明者望月明 申請人:恩益禧電子股份有限公司