一種快閃記憶體單元器件及快閃記憶體的製作方法

2023-05-22 20:54:52

本發明涉及半導體領域，尤其涉及一種快閃記憶體單元器件及快閃記憶體。

背景技術：

快閃記憶體以其低成本、低功耗、存取速度快等性能優勢，已經在非易失存儲器領域佔據主導地位。隨著科技的發展，數據存儲介質應用也由一些傳統的非易失存儲器專向快閃記憶體型存儲器，以快閃記憶體為主要存儲介質的大容量固態存儲設備已經成為當今數據存儲的主流方案之一。

現有快閃記憶體單元為一體的多晶矽浮柵結構，通過快閃記憶體單元中的控制柵(controlgate,cg)加高電壓，使載流子在電場的加速下具有一定能量，利用量子遂穿效應越過氧化層，並保存在浮柵中，浮柵保證數據的正常存取和擦除，以完成數據讀寫操作，快閃記憶體單元存儲內容取決於浮柵所存儲的電荷數量。現有快閃記憶體單元在老化和浮柵漏電情況下會導致數據丟失或損壞，因此，現有快閃記憶體單元中存儲數據的可靠性不高。

技術實現要素：

本發明實施例通過提供一種快閃記憶體單元器件及快閃記憶體，解決了現有快閃記憶體單元中存儲數據的可靠性不高的技術問題。

第一方面，本發明實施例提供一種快閃記憶體單元器件，包括：

半導體襯底；

位於所述半導體襯底中的溝道區、源區和漏區，其中，所述源區和所述漏區分別與所述溝道區連接，所述漏區包括多個相互隔離的子漏區；

位於所述溝道區上方的浮柵層和位於所述浮柵層上方的控制柵層，所述浮柵層與所述溝道區之間、所述浮柵層與所述控制柵層之間、以及覆蓋所述控制柵層的均為氧化物隔離區域，所述浮柵層包括多個相互隔離的浮柵塊，浮柵塊的個數與子漏區的個數相同。

可選的，各個相互隔離的子漏區均為條狀浮柵塊，沿著所述源區與所述漏區之間的垂線方向並列排布，其中，相鄰的條狀浮柵塊之間為氧化物隔離層。

可選的，各個相互隔離的子漏區沿著所述源區與所述漏區之間的垂線方向並列排布。

第二方面，本發明實施例提供了一種快閃記憶體，包括第一方面任一所述的快閃記憶體單元器件，所述快閃記憶體還包括：

引線層；

讀出電路，所述讀出電路通過所述引線層與所述漏區中的全部數量或部分數量的子漏區一一對應的連接；

表決電路，包括n個輸入埠，所述表決電路的n個輸入埠與所述讀出電路中的n個輸出埠一一對應的連接，n為大於1的奇數，所述n個輸出埠為所述讀出電路的全部或部分輸出埠。

5、如權利要求4所述的快閃記憶體，其特徵在於，如果所述漏區包括相互隔離的m個子漏區，m為大於n的整數；

所述引線層包括n個金屬引線，所述讀出電路包括n個輸入埠和n個輸出埠，其中，所述讀出電路的n個輸入埠通過所述n個金屬引線與所述漏區中的任意n個子漏區一一對應的連接。

6、如權利要求5所述的快閃記憶體，其特徵在於，所述讀出電路為包括n個輸入埠和n個輸出埠的讀出電路單體結構，或者

所述讀出電路包括相互獨立的n個數據讀取子電路，其中，每個數據讀取子電路包括一輸入埠和一輸出埠。

7、如權利要求4所述的快閃記憶體，其特徵在於，如果所述漏區包括相互隔離的m個子漏區，m為大於n的整數；

所述引線層包括m個金屬引線；

所述讀出電路包括m個輸入埠和m個輸出埠，所述讀出電路的m個輸入埠通過所述m個金屬引線與所述m個子漏區一一對應的連接。

8、如權利要求7所述的快閃記憶體，其特徵在於，所述讀出電路為包括m個輸入埠和m個輸出埠的讀出電路單體結構，或者

所述讀出電路包括相互獨立的m個數據讀取子電路，其中，每個數據讀取子電路包括一輸入埠和一輸出埠。

本發明實施例中提供的一個或多個技術方案，至少具有如下技術效果或優點：

由於本發明實施例提供的快閃記憶體單元器件，漏區包括多個相互隔離的子漏區，浮柵層包括相互隔離的浮柵塊的個數與漏區中的子漏區個數相同，使得浮柵層被劃分為多個獨立的區域來存儲數據，從而實現了數據的多備份存儲。在浮柵層中的部分浮柵塊因外力或快閃記憶體單元老化造成數據損壞的情況下，其他浮柵塊上保存的數據仍然可以輸出，因此只要浮柵層中的浮柵塊沒有全部損壞，就可以讀取到快閃記憶體單元器件中保存的數據，因此，增加了快閃記憶體單元器件中存儲數據的可靠性。

附圖說明

為了更清楚地說明本發明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發明提供的快閃記憶體單元器件的結構示意圖；

圖2為圖1的aa＇方向剖面示意圖；

圖3為圖1的bb＇方向剖面示意圖；

圖4為本發明提供的快閃記憶體的局部剖面圖；

圖5為本發明提供的快閃記憶體的結構示意圖。

具體實施方式

鑑於現有快閃記憶體單元易數據丟失或損壞而導致現有快閃記憶體單元中存儲數據的可靠性不高的技術問題，本發明實施例提供一種快閃記憶體單元器件及快閃記憶體，總體思路如下：

包括：半導體襯底；位於半導體襯底中的溝道區、源區和漏區，其中，源區和漏區分別與溝道區連接，漏區包括多個相互隔離的子漏區；位於溝道區上方的浮柵層和位於浮柵層上方的控制柵層，浮柵層與溝道區之間、浮柵層與控制柵層之間、以及控制柵層的上方均為氧化物隔離區域，浮柵層包括多個相互隔離的浮柵塊，浮柵塊的個數與子漏區的個數相同。

通過上述技術方案，浮柵層包括的浮柵塊個數與漏區包括得子漏區個數相同，使得浮柵層被劃分為多個獨立的區域，與對應的子漏區配合來存儲數據，從而實現了快閃記憶體單元器件中數據的多備份存儲，因此在浮柵層中的部分浮柵塊因外力或快閃記憶體單元老化造成數據損壞的情況下，其他浮柵塊上保存的數據仍然可以正確輸出，因此，增加了快閃記憶體單元中存儲數據的可靠性。

為了更好的理解上述技術方案，下面將結合具體的實施方式對上述技術方案進行詳細說明，應當理解本發明實施例以及實施例中的具體特徵是對本申請技術方案的詳細的說明，而不是對本申請技術方案的限定，在不衝突的情況下，本申請實施例以及實施例中的技術特徵可以相互組合。

參考圖1～圖3所示，本發明實施例提供的快閃記憶體單元器件，包括：半導體襯底200；位於半導體襯底200中的溝道區203、源區201和漏區，其中，源區201和漏區分別與溝道區203連接，漏區包括多個相互隔離的子漏區202；位於溝道區203上方的浮柵層206和位於浮柵層206上方的控制柵層207，浮柵層206與溝道區203之間、浮柵層206與控制柵層207之間、以及控制柵層207的上方均為氧化物隔離區域，浮柵層206包括多個相互隔離的浮柵塊206-1，浮柵塊206-1的個數與子漏區202的個數相同。

在半導體襯底200中還形成有場氧化區204，覆蓋在源區201和各個相互隔離的子漏區202的上方，以隔絕其他器件與本發明實施例中的快閃記憶體單元器件。

具體的，如果浮柵層206包括5個浮柵塊206-1，對應的，漏區包括5個子漏區202；如果浮柵層206包括3個浮柵塊206-1，對應的，漏區包括3個子漏區202；如果浮柵層206包括7個浮柵塊206-1，對應的，漏區包括7個子漏區202；…以此類推，可以設置更多個浮柵塊206-1和對應的漏區202，子漏區202的個數和浮柵層206的個數越多，快閃記憶體單元器件的可靠性就更高。

各個子漏區202之間均有隔離層208隔開，保證了各個子漏區202相互之間的獨立，形成了非一體結構的漏區。

在一實施例中，各個相互隔離的浮柵塊206-1均為條狀浮柵塊206-1，各個條狀浮柵塊206-1沿著源區201與漏區之間的垂線方向並列排布。其中，相鄰的條狀浮柵塊206-1之間通過氧化物隔離層205-3隔離，從而使各個條狀浮柵塊206-1之間均相互獨立，形成了非一體結構的浮柵層206。

需要說明的是，各個條狀浮柵塊206-1各自的存儲電荷數量代表其存儲的數據。

氧化物隔離區域包括：位於浮柵層206與溝道區203之間的柵氧化層205-2、位於浮柵層206與控制柵層207之間的氧化層205-1、位於相鄰的浮柵塊206-1之間的氧化物隔離層205-3、覆蓋在控制柵層207上的氧化層205-4。

進一步的，各個相互隔離的子漏區202的排布方向與m個相互隔離的浮柵塊206-1的排布方向相同，即：各個相互隔離的子漏區202也沿著源區201與漏區之間的垂線方向並列排布，從而一個浮柵塊206-1與對應的一個子漏區202構成一組。

基於同一發明構思，本發明實施例提供了一種快閃記憶體，參考圖4和圖5所示，包括本發明在前述實施例提供的快閃記憶體單元器件，還包括：引線層209、讀出電路210和表決電路211。其中，快閃記憶體單元器件的結構參考圖1～圖3和前述快閃記憶體單元器件實施例所述，為了說明書的簡潔，不再贅述。

讀出電路210通過引線層209與漏區中的全部數量或部分數量的子漏區202一一對應的連接；表決電路211，包括n個輸入埠，表決電路211的n個輸入埠與讀出電路210中的n個輸出埠一一對應的連接，n為大於1的奇數，n個輸出埠為讀出電路210的全部或部分輸出埠。

如果漏區包括相互隔離的m個子漏區202，m為大於n的整數，則針對讀出電路210和引線層209可以有如下兩種實施方式：

一種實施方式為：引線層209包括n個金屬引線，讀出電路210包括n個輸入埠和n個輸出埠，其中，讀出電路210的n個輸入埠通過n個金屬引線與漏區中的任意n個子漏區202一一對應的連接；表決電路211的n個輸入埠與讀出電路的全部數量的輸出埠一一對應的連接。

在本實施方式下，讀出電路210為包括n個輸入埠和n個輸出埠的讀出電路單體結構，或者所述讀出電路210包括相互獨立的n個數據讀取子電路，其中，每個數據讀取子電路包括一輸入埠和一輸出埠。

可以看出，在本實施方式中，讀出電路210中的輸入埠、輸出埠，表決電路211中的輸入埠、以及引線層209中的金屬引線數目均相同，且為少於漏區的子漏區202個數的奇數。

另一種實施方式為：引線層209包括m個金屬引線；讀出電路210包括m個輸入埠和m個輸出埠，讀出電路210的m個輸入埠通過m個金屬引線與m個子漏區202一一對應的連接，表決電路211的n個輸入埠與讀出電路的m個輸出埠中的任意n個輸出埠一一對應的連接。

在本實施方式下，讀出電路210為包括m個輸入埠和m個輸出埠的讀出電路單體結構，或者讀出電路210包括相互獨立的m個數據讀取子電路，其中，每個數據讀取子電路包括一輸入埠和一輸出埠。

可以看出，在本實施方式中，表決電路211的輸入埠數目n為小於m的奇數，而讀出電路210中的輸入埠、輸出埠，以及引線層209中的金屬引線數目均相同，且與漏區的子漏區202個數相同，均為m個。

在某一個或多個浮柵塊206-1因外力或快閃記憶體單元老化造成數據損壞並且損壞數據的個數小於正確數據的個數的情況下，浮柵塊206-1上保存的數據仍然可以通過讀出電路210預讀出，再通過表決電路211對預讀出的全部數據進行表決，以少數服從多數的方式，從全部數據中表決出重複次數最多的數據並輸出，因此只要損壞數據的個數小於正確數據的個數，就一定能從快閃記憶體單元器件中讀取到正確數據。而浮柵塊206-1中的數據大量損壞發生的可能性極低，因此大大提高了快閃記憶體中數據存儲的可靠性。

比如，以讀出電路210從7個浮柵塊206-1中讀出6個a數據，1個b數據為例，則表決電路211表決出a數據並輸出(認為b數據為損壞的數據，a數據為正確數據)。

又比如，以讀出電路210從7個浮柵塊206-1中讀出5個a數據、1個c數據、1個d數據為例，則表決電路211表決出a數據並輸出。認為c數據和d數據為不同損壞數據，而a數據為正確數據。

由於引線層209中的金屬引線、讀出電路210的輸入埠、輸出埠，以及表決電路211的輸入埠均為奇數個，因此可以避免表決電路211表決出正確數據的個數與損壞數據的個數相等的情況，因此進一步提高了從快閃記憶體中讀取到正確數據的可靠性。

具體的，n個數據讀取子電路可以互為相同的電路。

具體的，讀出電路210可以有多種實施方式，下面分別進行描述：

實施方式一：

如果浮柵層206中的浮柵塊206-1和漏區中的子漏區202為相同奇數個，表決電路211中輸入埠的個數可以與子漏區202的個數相同，表決電路211中輸入埠的個數也可以為少於子漏區202個數的奇數個，則讀出電路210可以為讀出電路單體結構，並且該讀出電路單體結構包括了等於或少於子漏區202個數的奇數個輸入埠、輸出埠。

需要說明的是，在本實施方式一中，讀出電路單體結構為一個具有奇數個輸入埠、輸出埠的整體功能模塊。

在實施方式一中，如果表決電路211中輸入埠的個數多於子漏區202的個數，讀出電路單體結構的各個輸入埠通過引線層209的各個金屬引線，從漏區中全部數量的子漏區202中選擇任意n個子漏區202一一對應的連接。

以浮柵層206為5個相互隔離的浮柵塊206-1在沿著源區201與漏區之間的垂線方向並列排布為例，則讀出電路210可以為包括5個輸入埠和5個輸出埠的讀出電路單體結構，也可以為包括3個輸入埠和3個輸出埠的讀出電路單體結構。

實施方式二：

如果浮柵層206中的浮柵塊206-1和漏區中的子漏區202均為相同奇數個，表決電路211中輸入埠的個數可以與子漏區202的個數相同，決電路211中輸入埠也可以為少於子漏區202個數的奇數個。

則讀出電路210可以為等於或少於子漏區202個數的奇數個數據讀取子電路組成。

以浮柵層206為5個相互隔離的浮柵塊206-1在沿著源區201與漏區之間的垂線方向並列排布為例，則讀出電路210由5個相互獨立的數據讀取子電路組成，或者由3個相互獨立的數據讀取子電路組成。

實施方式三，如果浮柵層206中的浮柵塊206-1和漏區中的子漏區202均為相同偶數個，表決電路211中輸入埠的個數少於子漏區202的個數，並且表決電路211中輸入埠為奇數個，則讀出電路210為讀出電路單體結構，並且該讀出電路單體結構包括了少於子漏區202個數的奇數個輸入、輸出埠。

以浮柵層206為8個相互隔離的浮柵塊206-1在沿著源區201與漏區之間的垂線方向並列排布為例，則一實施例、讀出電路210為包括7個輸入埠、7個輸出埠的讀出電路單體結構，讀出電路單體結構的7個輸入埠與8個子漏區202中的任意7個子漏區202一一對應的連接。則二實施例、讀出電路210為包括5個輸入埠、5個輸出埠的讀出電路單體結構，讀出電路單體結構的5個輸入埠與8個子漏區202中的任意5個子漏區202一一對應的連接。則三實施例、讀出電路210為包括3個輸入埠、3個輸出埠的讀出電路單體結構，讀出電路單體結構的3個輸入埠與8個子漏區202中的任意3個子漏區202一一對應的連接。

需要說明的是，在本實施方式三中，讀出電路單體結構為一個具有奇數個輸入埠、輸出埠的整體功能模塊。

實施方式四：

如果浮柵層206中的浮柵塊206-1和漏區中的子漏區202為相同偶數個，表決電路211包括奇數個輸入埠，並且表決電路211的輸入埠的個數少於子漏區202個數，則讀出電路210為少於子漏區202個數的奇數個數據讀取子電路組成。

以浮柵層206為6個相互隔離的浮柵塊206-1沿著源區201與漏區之間的垂線方向並列排布為例，則讀出電路210可以為5個數據讀取子電路組成，也可以為3個數據讀取子電路組成。

上述本發明實施例中的技術方案，至少具有如下的技術效果或優點：

由於本發明實施例提供的快閃記憶體單元器件，漏區包括多個相互隔離的子漏區202，浮柵層包括多個相互隔離的浮柵塊206-1，使得浮柵層206被劃分為多個獨立的區域來存儲數據，從而實現了數據的多備份存儲。在浮柵層206中的部分浮柵塊206-1因外力或快閃記憶體單元老化造成數據損壞的情況下，其他浮柵塊206-1上保存的數據仍然可以輸出，因此只要浮柵層206中的浮柵塊206-1沒有全部損壞，就可以讀取到快閃記憶體單元器件中保存的數據，因此，增加了快閃記憶體單元器件中存儲數據的可靠性。

儘管已描述了本發明的優選實施例，但本領域內的技術人員一旦得知了基本創造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權利要求意欲解釋為包括優選實施例以及落入本發明範圍的所有變更和修改。

顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。