Mos管電阻器的製作方法

2023-05-13 02:26:21

專利名稱：Mos管電阻器的製作方法
技術領域：
本發明涉及一種在集成電路晶片上利用MOS管實現大電阻的集成MOS管電阻器。
背景技術：
目前，晶片上實現電阻的常用方法有兩種，一種是用工藝廠商提供的電阻串聯或並聯實現；另一種是用多個工作在線性電阻區的MOS管串聯或並聯實現。當電阻值大於IO6 IO9 Ω時兩種方法都需要佔用相當大的晶片面積，因此當電路設計中需要用到IO6 IO9Ω級或更大電阻時就無法集成在晶片內部，只能通過管腳引出在板級外掛大電阻，外掛大電阻雖然能解決晶片內部不能集成大電阻的問題，但是增加了晶片的封裝成本
發明內容
本發明的目的，在於解決現有的利用半導體器件電阻所存在的上述問題，從而提供了一種具有新型結構的MOS管電阻器。在本發明的一個方面，該MOS管電阻器包括第一電阻端子、第二電阻端子、以及位於該第一電阻端子和第二電阻端子之間的單向導通電阻單元，該單向導通電阻單元包括第一 PMOS管和第二 PMOS管，其中，該第一 PMOS管的第一 P摻雜區域引出極和該第一電阻端子相連接，該第一 PMOS管的柵極和該第一 PMOS管的第二 P摻雜區域引出極相連接；該第二 PMOS管的第一 P摻雜區域引出極和該第一 PMOS管的第二 P摻雜區域引出極相連接，該第二 PMOS管的柵極和該第二 PMOS管的第二 P摻雜區域引出極相連接，該第二PMOS管的第二 P摻雜區域引出極和該第二電阻端子相連接；並且，該第一 PMOS管的襯底引出極和該第二 PMOS管的襯底引出極保持電位浮空。優選地，該第一 PMOS管的第一 P摻雜區域引出極為該第一 PMOS管的源極，該第一PMOS管的第二 P摻雜區域引出極為該第一 PMOS管的漏極，該第二 PMOS管的第一 P摻雜區域引出極為該第二 PMOS管的源極，該第二 PMOS管的第二 P摻雜區域引出極為該第二 PMOS管的漏極。優選地，該第一 PMOS管的第一 P摻雜區域引出極為該第一 PMOS管的漏極，該第一PMOS管的第二 P摻雜區域引出極為該第一 PMOS管的源極，該第二 PMOS管的第一 P摻雜區域引出極為該第二 PMOS管的漏極，該第二 PMOS管的第二 P摻雜區域引出極為該第二 PMOS管的源極。在本發明的另一個方面，該MOS管電阻器括第一電阻端子、第二電阻端子、以及位於該第一電阻端子和第二電阻端子之間且相互並聯的第一單向導通電阻單元以及第二單向導通電阻單元，該第一單向導通電阻單元包括第一 PMOS管和第二 PMOS管，該第二單向導通電阻單元包括第三PMOS管和第四PMOS管，其中，該第一 PMOS管的第一 P摻雜區域引出極和該第一電阻端子相連接，該第一 PMOS管的柵極和該第一 PMOS管的第二 P摻雜區域引出極相連接；
該第二 PMOS管的第一 P摻雜區域引出極和該第一 PMOS管的第二 P摻雜區域引出極相連接，該第二 PMOS管的柵極和該第二 PMOS管的第二 P摻雜區域引出極相連接，該第二PMOS管的第二 P摻雜區域引出極和該第二電阻端子相連接；該第三PMOS管的第一 P摻雜區域引出極和該第二電阻端子相連接，該第三PMOS管的柵極和該第三PMOS管的第二 P摻雜區域引出極相連接；該第四PMOS管的第一 P摻雜區域引出極和該第三PMOS管的第二 P摻雜區域引出極相連接，該第四PMOS管的柵極和該第四PMOS管的第二 P摻雜區域引出極相連接，該第四PMOS管的第二 P摻雜區域引出極和該第一電阻端子相連接；並且，該第一 PMOS管的襯底引出極、該第二 PMOS管的襯底引出極、該第三PMOS管的襯底引出極和該第四PMOS管的襯底引出極保持電位浮空。
優選地，該第一 PMOS管的第一 P摻雜區域弓I出極為該第一 PMOS管的源極，該第一PMOS管的第二 P摻雜區域引出極為該第一 PMOS管的漏極，該第二 PMOS管的第一 P摻雜區域引出極為該第二 PMOS管的源極，該第二 PMOS管的第二 P摻雜區域引出極為該第二 PMOS管的漏極，該第三PMOS管的第一 P摻雜區域引出極為該第三PMOS管的源極，該第三PMOS管的第二 P摻雜區域引出極為該第三PMOS管的漏極，該第四PMOS管的第一 P摻雜區域引出極為該第四PMOS管的源極，該第四PMOS管的第二 P摻雜區域引出極為該第四PMOS管的漏極。優選地，該第一 PMOS管的第一 P摻雜區域弓I出極為該第一 PMOS管的漏極，該第一PMOS管的第二 P摻雜區域引出極為該第一 PMOS管的源極，該第二 PMOS管的第一 P摻雜區域引出極為該第二 PMOS管的漏極，該第二 PMOS管的第二 P摻雜區域引出極為該第二 PMOS管的源極，該第三PMOS管的第一 P摻雜區域引出極為該第三PMOS管的漏極，該第三PMOS管的第二 P摻雜區域引出極為該第三PMOS管的源極，該第四PMOS管的第一 P摻雜區域引出極為該第四PMOS管的漏極，該第四PMOS管的第二 P摻雜區域引出極為該第四PMOS管的源極。本發明的MOS管電阻器，採用利用PMOS管實現大電阻的電路結構，此結構利用工作在亞閾值導通區PMOS管實現大電阻，阻值可以達到109Ω數量級，並且結構簡單，佔用面積小，易於晶片集成。


圖1為本發明的MOS管電阻器在一個實施方式中的電路示意圖；圖2為本發明的MOS管電阻器在另一個實施方式中的電路示意圖；圖3為圖1中電路在半導體器件的工藝結構示意圖；圖4是本發明的MOS管電阻器的應用示意圖。
具體實施例方式總體而言，本發明的MOS管電阻器，採用多個PMOS管連接成單向導通電阻，並且，在一優選的實施方式中，將兩個單向導通電阻反向連接，從而構成可雙嚮導通的具有大電阻值的電阻器。具體地，參照圖1，是本發明的MOS管電阻器在一個實施方式中的電路示意圖。參照圖3，是圖1中所示的實施方式的半導體器件工藝結構示意圖。該實施方式中實現的MOS管電阻器為單向導通電阻。具體地，如圖所示，在該實施方式中，MOS管電阻器包括第一電阻端子IN、第二電阻端子OUT、以及位於第一電阻端子IN和第二電阻端子OUT之間的單向導通電阻單元，單向導通電阻單元包括第一 PMOS管A和第二 PMOS管B，其中，第一 PMOS管A的第一 P摻雜區域引出極和第一電阻端子IN相連接，該第一 PMOS管A的柵極和第一 PMOS管A的第二 P摻雜區域弓丨出極相連接；第二 PMOS管B的第一 P摻雜區域弓丨出極和第一 PMOS管A的第二 P摻雜區域弓I出極相連接，第二 PMOS管B的柵極和第二 PMOS管B的第二 P摻雜區域引出極相連接，第二 PMOS管B的第二 P摻雜區域引出極和第二電阻端子OUT相連接；並且，特別地，第一 PMOS管A的襯底引出極(BULK)和該第二 PMOS管B的襯底引出極(BULK)保持電位浮空。在上述的連接配置中，第一 PMOS管A和第二 PMOS管B的第一 P摻雜區域引出極可以是源極，也可以是漏極。相對應地，第一 PMOS管A和第二 PMOS管B的第一 P摻雜區域引出極可以是漏極，也可以是源極。在如圖1所示的電路中，第一 PMOS管A的第一 P摻雜
區域引出極為其源極，第二 P摻雜區域引出極為其漏極，第二 PMOS管B的第一 P摻雜區域引出極為其源極，第二 P摻雜區域引出極為其漏極。在如圖3所示的工藝結構中，第一 PMOS管A的第一 P摻雜區域弓I出極為其漏極D，第二 P摻雜區域弓I出極為其源極S，第二 PMOS管B的第一 P摻雜區域引出極為其漏極D，第二 P摻雜區域引出極為其源極S。如圖3所示，由N摻雜區引出的襯底引出極BULK保持電位浮空，即兩個PMOS管的阱電位保持浮空，從而構成單向導通的浮阱電阻。如圖2所示，是本發明的MOS管的優選的實施方式的電路圖。如上所述，圖1中的MOS管電阻器僅為單向導通，因此，可利用兩個該MOS管電阻器反向並聯，從而可構成能夠雙嚮導通的MOS管電阻器結構。具體地，如圖2所示，該種可雙嚮導通的MOS管電阻器，包括第一電阻端子IN、第二電阻端子OUT、以及位於第一電阻端子IN和第二電阻端子OUT之間且相互並聯的第一單向導通電阻單元以及第二單向導通電阻單元，第一單向導通電阻單元包括第一 PMOS管A和第二 PMOS管B，第二單向導通電阻單元包括第三PMOS管C和第四PMOS管D，其中，在第一單向導通電阻單元裡，第一 PMOS管A的第一 P摻雜區域引出極和該第一電阻端子相連接，其柵極和其第二 P摻雜區域引出極相連接；第二 PMOS管B的第一 P摻雜區域引出極和第一 PMOS管A的第二 P摻雜區域引出極相連接，第二 PMOS管B的柵極和其第二 P摻雜區域引出極相連接，其第二 P摻雜區域引出極和第二電阻端子相連接。在第二單向導通電阻單元裡，第三PMOS管C的第一 P摻雜區域引出極和第二電阻端子OUT相連接，其柵極和其第二 P摻雜區域引出極相連接，第四PMOS管D的第一 P摻雜區域引出極和第三PMOS管C的第二 P摻雜區域引出極相連接，第四PMOS管D的柵極和其第二 P摻雜區域引出極相連接，並且其第二 P摻雜區域引出極和該第一電阻端子相連接。並且特別地，如上所述，第一 PMOS管A的襯底引出極、第二 PMOS管B的襯底引出極、第三PMOS管C的襯底引出極和第四PMOS管D的襯底引出極BULK保持電位浮空。如上所述，上述各個PMOS管的第一 P摻雜區域弓丨出極可以為源極或漏極，對應地，各個PMOS管的第二 P摻雜區域引出極可以為漏極或源極。由此，結合圖2，PM0S管A和B利用PMOS管的正向漏電特性構成向右的大電阻，而C和D構成向左的大電阻。四個管子構成一個可雙嚮導通的等效大電阻R。當第一電阻端子IN電壓大於第二電阻端子OUT電壓並且不超過兩倍的PMOS開啟電壓時，A管和B管工作在亞閾值導通區，有小電流從IN流過A和B到達OUT;同理，當OUT電壓大於IN電壓並且不超過兩倍PMOS開啟電壓時，C管和D管工作在亞閾值導通區，有小電流從OUT流過D和C到達IN。MOS管的亞閾值電流的大小由以下公式給出h = VW TTT ；由公式可知，用上述方式形成的IN與OUT之間的電流電壓呈指數關係，四個PMOS管的襯底引出極(BULK)分別保持浮空，這種連接方式會降低PMOS襯偏效應的影響從而使工作在亞閾值區的PMOS管能流過更大電流，這樣等效電阻R阻值可達到可用的109Ω數量級。如圖4所示，是本發明的MOS管電阻器的典型應用示意圖。該應用為兩級運算放大電路，其中ΙΝΡ、ΙΝΝ為輸入端，0UTN、0UTP為輸出端，四個RIN為偏置電阻，電路製造過程中引入的器件失配會導致高增益放大電路輸出端飽和，例如運放輸入對電晶體的ImV的失 配會在增益為60dB的運放中被放大1000倍，由此在輸出端造成IV的偏差。因此，必須用負反饋對此進行糾正，圖4中是一種典型的負反饋方法，即在每一級高增益的放大器的輸出端和輸入端之間引入低通濾波器用於抑制低頻信號，根據低頻抑制要求，電容C和電阻R的值的選取要求_3dB頻率在幾十到幾百赫茲，如果電容C選取為lpF，-3dB頻率為100赫茲，則需要的R電阻值為1600兆歐姆(ΜΩ )。此時，可在集成電路中利用圖2中的MOS管電阻器來構成R電阻，可很容易地實現該電阻值。這可在晶片內部實現，並且佔用面積小，易於晶片集成，並且不會增加晶片的封裝成本。
權利要求
1.一種MOS管電阻器，其特徵在於，包括第一電阻端子、第二電阻端子、以及位於該第一電阻端子和第二電阻端子之間的單向導通電阻單元，該單向導通電阻單元包括第一 PMOS管和第二 PMOS管，其中， 該第一 PMOS管的第一 P摻雜區域引出極和該第一電阻端子相連接，該第一 PMOS管的柵極和該第一 PMOS管的第二 P摻雜區域引出極相連接； 該第二 PMOS管的第一 P摻雜區域引出極和該第一 PMOS管的第二 P摻雜區域引出極相連接，該第二 PMOS管的柵極和該第二 PMOS管的第二 P摻雜區域引出極相連接，該第二 PMOS管的第二P摻雜區域引出極和該第二電阻端子相連接； 並且，該第一 PMOS管的襯底引出極和該第二 PMOS管的襯底引出極保持電位浮空。
2.根據權利要求1所述的MOS管電阻器，其特徵在於，該第一PMOS管的第一 P摻雜區域引出極為該第一 PMOS管的源極，該第一 PMOS管的第二 P摻雜區域引出極為該第一 PMOS管的漏極，該第二 PMOS管的第一 P摻雜區域引出極為該第二 PMOS管的源極，該第二 PMOS管的第二 P摻雜區域引出極為該第二 PMOS管的漏極。
3.根據權利要求1所述的MOS管電阻器，其特徵在於，該第一PMOS管的第一 P摻雜區域引出極為該第一 PMOS管的漏極，該第一 PMOS管的第二 P摻雜區域引出極為該第一 PMOS管的源極，該第二 PMOS管的第一 P摻雜區域引出極為該第二 PMOS管的漏極，該第二 PMOS管的第二 P摻雜區域引出極為該第二 PMOS管的源極。
4.一種MOS管電阻器，其特徵在於，包括第一電阻端子、第二電阻端子、以及位於該第一電阻端子和第二電阻端子之間且相互並聯的第一單向導通電阻單元以及第二單向導通電阻單元，該第一單向導通電阻單元包括第一 PMOS管和第二 PMOS管，該第二單向導通電阻單元包括第三PMOS管和第四PMOS管，其中， 該第一 PMOS管的第一 P摻雜區域引出極和該第一電阻端子相連接，該第一 PMOS管的柵極和該第一 PMOS管的第二 P摻雜區域引出極相連接； 該第二 PMOS管的第一 P摻雜區域引出極和該第一 PMOS管的第二 P摻雜區域引出極相連接，該第二 PMOS管的柵極和該第二 PMOS管的第二 P摻雜區域引出極相連接，該第二 PMOS管的第二P摻雜區域引出極和該第二電阻端子相連接； 該第三PMOS管的第一 P摻雜區域引出極和該第二電阻端子相連接，該第三PMOS管的柵極和該第三PMOS管的第二 P摻雜區域引出極相連接； 該第四PMOS管的第一 P摻雜區域引出極和該第三PMOS管的第二 P摻雜區域引出極相連接，該第四PMOS管的柵極和該第四PMOS管的第二 P摻雜區域引出極相連接，該第四PMOS管的第二P摻雜區域引出極和該第一電阻端子相連接； 並且，該第一 PMOS管的襯底引出極、該第二 PMOS管的襯底引出極、該第三PMOS管的襯底引出極和該第四PMOS管的襯底弓I出極保持電位浮空。
5.根據權利要求4所述的MOS管電阻器，其特徵在於，該第一PMOS管的第一 P摻雜區域引出極為該第一 PMOS管的源極，該第一 PMOS管的第二 P摻雜區域引出極為該第一 PMOS管的漏極，該第二 PMOS管的第一 P摻雜區域引出極為該第二 PMOS管的源極，該第二 PMOS管的第二 P摻雜區域引出極為該第二 PMOS管的漏極,該第三PMOS管的第一 P摻雜區域引出極為該第三PMOS管的源極，該第三PMOS管的第二 P摻雜區域引出極為該第三PMOS管的漏極，該第四PMOS管的第一 P摻雜區域引出極為該第四PMOS管的源極，該第四PMOS管的第二 P摻雜區域引出極為該第四PMOS管的漏極。
6.根據權利要求4所述的MOS管電阻器，其特徵在於，該第一 PMOS管的第一 P摻雜區域引出極為該第一 PMOS管的漏極，該第一 PMOS管的第二 P摻雜區域引出極為該第一 PMOS管的源極，該第二 PMOS管的第一 P摻雜區域引出極為該第二 PMOS管的漏極，該第二 PMOS管的第二 P摻雜區域引出極為該第二 PMOS管的源極，該第三PMOS管的第一 P摻雜區域引出極為該第三PMOS管的漏極，該第三PMOS管的第二 P摻雜區域引出極為該第三PMOS管的源極，該第四PMOS管的第一 P摻雜區域引出極為該第四PMOS管的漏極，該第四PMOS管的第二 P摻雜區域引出極為該第四PMOS管的源極。
全文摘要
本發明公開了一種MOS管電阻器，包括第一電阻端子、第二電阻端子、以及位於該第一電阻端子和第二電阻端子之間的單向導通電阻單元，該單向導通電阻單元包括第一PMOS管和第二PMOS管，該第一PMOS管的襯底引出極和該第二PMOS管的襯底引出極保持電位浮空。本發明的MOS管電阻器，結構簡單，佔用面積小，易於晶片集成。
文檔編號H01L27/08GK103022034SQ201210572798
公開日2013年4月3日 申請日期2012年12月25日 優先權日2012年12月25日
發明者李鵬, 張亮, 吳豔輝, 陳麗, 陳寧, 謝雪松 申請人:上海貝嶺股份有限公司