基於宏指令隊列的cpu訪存序列仿真模型的製作方法
2023-05-15 00:31:51
專利名稱：基於宏指令隊列的cpu訪存序列仿真模型的製作方法
技術領域：
本發明涉及計算技術領域，更具體地說，本發明涉及一種基於宏指令隊列的CPU訪存序列仿真模型。
背景技術：
隨著半導體製造工藝的飛速發展，單核處理器的主頻已經逐漸逼近極限，為了進一步提高處理器的運算速度，人們將多個處理器核集 成在一個晶片上形成片上多處理器(Chip Multi 一 Processor, CMP)。在CMP中，多個處理器核心對單一內存空間的共享使得處理器和主存儲器之間的速度差距的矛盾更加突出，因此CMP設計必須採用多級高速緩存(Cache)，通過層次化的存儲結構來緩解這一矛盾。CMP系統必須解決由此而引發的Cache —致性問題以及一致性驗證問題。Cache—致性協議作為多核處理器中的重要組成部分，直接影響到多核處理器的正確性設計和性能，Cache 一致性協議驗證技術成為多核處理器設計驗證階段的關鍵技術
之一 O一致性協議的驗證，需要有一個CPU模型來仿真CPU的訪存行為，而真實的CPU模型是非常複雜的。所以，希望提供一種在進行對一致性協議驗證時能夠簡化真實CPU模型的CPU訪存序列仿真模型。
發明內容
本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種在進行對一致性協議驗證時能夠簡化真實CPU模型的基於宏指令隊列的CPU訪存序列仿真模型。根據本發明，提供了一種基於宏指令隊列的CPU訪存序列仿真模型，其包括指令緩衝模塊，其包括與CPU內部的Cache不命中請求懸掛緩衝個數數量相同的多個指令緩衝，發出的指令利用冗餘域攜帶有所在指令緩衝的緩衝號，以便根據響應原樣返回的該指令緩衝號進行正確性檢查；二級Cache和淘汰緩衝模塊，用於模擬二級Cache和淘汰緩衝的操作，並對二次請求和響應的合法性進行檢查；二次請求處理模塊，用於模擬對二次請求的處理功能，接收二次請求，並返回相應類型的應答；流控模塊，用於模擬一次請求隊列和響應隊列的流控功能；指令調度模塊，用於從多個指令緩衝中調度一個指令執行；指令解碼模塊，用於執行指令緩衝指令格式到CPU和一致性協議硬體之間的邏輯接口的格式包的轉換。優選地，每個指令緩衝中加載一組指令序列，指令緩衝模塊中所填寫的指令順序要滿足CPU的真實行為規則。優選地，每個指令緩衝中加載一組地址有相關性的指令序列，同一指令緩衝內的指令被串行發射，只有前一指令收到響應後才發射後一指令。優選地，指令緩衝模塊的各個指令緩衝中的指令可以循環發送。
優選地，不同指令緩衝的指令沒有地址相關性，並行發射。優選地，測試激勵被配置成隨機測試激勵或焦點專項測試激勵。優選地，流控模塊用於進行控制，使得當只有一個一次請求的響應返回時，有地址相關性的下一個一次請求才能從CPU發出。優選地，流控模塊用於進行控制，使得如果一致性協議硬體邏輯中的一次請求隊列沒有空間了，CPU指令不能發射。優選地，流控模塊用於進行控制，使得如果CPU內部的響應隊列沒有空間，則一致性協議硬體邏輯中的響應無法返回，對應的一次請求也無法完成處理。優選地，可以將二次請求處理和響應卸載的延時配置成固定值或隨機值，以模擬不同的阻塞情況。
由此，本發明提供一種在進行對一致性協議驗證時能夠簡化真實CPU模型的基於宏指令隊列的CPU訪存序列仿真模型。
結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中圖I示意性地示出了根據本發明實施例的基於宏指令隊列的CPU訪存序列仿真模型。需要說明的是，附圖用於說明本發明，而非限制本發明。
具體實施例方式為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。在進行對一致性協議驗證時，本發明實施例構建了一個基於宏指令隊列的CPU簡化模型，來仿真CPU的訪存行為。本模型中設置了多個指令緩衝，緩衝內可根據測試需求填寫訪存的一次請求序列，多個指令緩衝間的指令序列可隨機或按照指定順序進行發射。整個模型構建較為簡單，人工編寫指令序列控制激勵，即可進行專向焦點測試，也可進行隨機測試。並且，該模型僅模擬與一致性協議相關的CPU指令激勵，相對真實CPU模型，模型簡單，全軟體編寫更加有較好的可操控性，能較好地測試到一致性協議的各種極端情況。具體地說，圖I示意性地示出了根據本發明實施例的通過軟體實現的基於宏指令隊列的CPU訪存序列仿真模型MODELl。該CPU訪存序列仿真模型MODELl的主體是多個指令緩衝，驗證者可根據測試需求填寫不同的CPU指令序列，其中所填寫的指令順序要滿足CPU的真實行為規則，多個指令緩衝間的指令序列可通過指令調度隨機或按照指定順序進行發射。一般而言，CPU和一致性協議硬體邏輯有四種不同虛通道的包交互一次請求、一次請求的響應、二次請求、以及二次請求的應答。為了真實的模擬CPU指令的發射情況，CPU訪存序列仿真模型MODELl不僅要模擬真實的一致性請求的發射，還需要模擬CPU中與一致性處理部件相關的一致性功能，由此可與一致性協議硬體模塊Hl共同完成對一致性協議的完整處理流程。更具體地說，如圖I所示，根據本發明實施例的基於宏指令隊列的CPU訪存序列仿真模型MODELl包括指令緩衝模塊包括與CPU內部的Cache不命中請求懸掛緩衝個數數量相同的指令緩衝；具體地說，若CPU內部的Cache不命中請求懸掛緩衝個數為n，則指令緩衝數相應可設置為η個(第一指令緩衝I、第二指令緩衝2、…第η指令緩衝η);並且，每個指令緩衝中可加載一組地址相關的指令序列，不同緩衝的指令之間不存在任何地址相關關係，可以並行發射；指令在指令緩衝間隨機調度發射，或按照指定順序進行發射。每個指令緩衝內的指令處理完全串行發射，即前一個指令的響應回來後再發下一個指令。指令緩衝間指令並行執行。每個指令緩衝都可循環發送。發出的指令利用冗餘域攜帶有所在指令緩衝的緩衝號，響應回來時也會攜帶該指令緩衝號(即，請求及其響應攜帶相同的緩衝號)，以此來進行
正確性檢查。並且，指令緩衝模塊中所填寫的指令順序要滿足CPU的真實行為規則。二級Cache和淘汰緩衝模塊Ml :用於模擬二級Cache和淘汰緩衝的操作，並對二次請求和響應的合法性進行檢查；具體地說，某些CPU指令會引起二級Cache和淘汰緩衝的動作，因此需要模擬相關功能，並對二次請求和響應的合法性進行檢查。二次請求處理模塊M2 :對於某些一次請求，一致性協議會生成二次請求發往CPU，CPU應返回應答，該模塊模擬了對二次請求的處理功能，接收二次請求，並返回相應類型的應答，使得一致性處理得以完整的進行。流控模塊M3 :模擬了一次請求隊列和響應隊列的流控功能；具體地說，例如，流控模塊M3進行控制，使得當只有一個響應返回時，對相同地址的下一個指令才能從CPU發出，因此指令緩衝中的指令是否能發射受到尚未處理完畢的請求地址的限制；此外，流控模塊M3進行控制，使得如果一致性協議硬體邏輯Hl中的一次請求隊列沒有空間了，CPU指令不能發射；而且，流控模塊M3進行控制，使得如果CPU內部的響應隊列沒有空間，則一致性協議硬體邏輯Hl中的響應無法返回，對應的一次請求也無法完成處理。指令調度模塊M4 隨機或按照指定順序從多個指令緩衝中調度一個指令執行；如上所述，同一指令緩衝中的指令為地址相關的指令，完全為串行執行，只有前一指令收到響應後才執行後一指令，不同指令緩衝間的指令並行執行。指令解碼模塊M5 :由於指令緩衝中填寫的是CPU指令，而一致性協議硬體邏輯處理的是一致性協議包，該模塊負責完成指令緩衝指令格式到CPU和一致性協議硬體之間的邏輯接口的格式包的轉換，生成一致性協議硬體邏輯可以處理的一次請求包。由此，在根據本發明實施例的基於宏指令隊列的CPU訪存序列仿真模型MODELl中，二次請求處理模塊M2 二次請求處理和響應卸載的延時可靈活配置成固定值也可配置成隨機值，以模擬不同的阻塞情況，由此可實現多種阻塞情況測試。而且，在根據本發明實施例的基於宏指令隊列的CPU訪存序列仿真模型MODELl中，測試激勵可配置成隨機測試激勵和焦點專項測試激勵兩種模式；I.隨機測試激勵每個指令緩衝中填寫的是隨機的激勵，具體地說是相對的「隨機」，即填寫的指令順序要滿足CPU的真實行為規則和指令緩衝的填寫要求，指令的某些參數可以隨機生成，指令調度設置成隨機從不同指令緩衝中調度指令，這樣每次改變填寫的指令或者改變隨機模式都可以得到一組不同的CPU隨機激勵；
2.焦點專項測試激勵針對硬體邏輯的某些功能點，向指令緩衝中填寫特定序列或特定地址的指令序列，指定指令調度的順序，生成驗證者所需的特定指令流。根據本發明實施例的基於宏指令隊列的CPU訪存序列仿真模型MODELl可以方便的配置成單CPU或多CPU的測試環境。根據本發明實施例的基於宏指令隊列的CPU訪存序列仿真模型MODELl簡單可控，具體地說，在驗證之初驗證者需要填寫好指令緩衝中的內容，並指定調度模式等配置參數後，模型會自動生成所需的指令流，發往一致性協議硬體邏輯Hl進行處理，在指令流處理過程中如有行為與預期不一致之處(如某個響應返回的指令緩衝號和對應請求指令所在的指令緩衝號不一致)可以自動報錯停止檢查現場，否則可以在指令流結束後檢查結果，整個驗證過程不需要更多的人為幹預。由此，如上所述，本發明上述實施例提供一種在進行對一致性協議驗證時能夠簡化真實CPU模型的基於宏指令隊列的CPU訪存序列仿真模型。 此外，需要說明的是，除非特別指出，否則說明書中的術語「第一」、「第二」、「第三」等描述僅僅用於區分說明書中的各個組件、元素、步驟等，而不是用於表示各個組件、元素、步驟之間的邏輯關係或者順序關係等。可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.一種基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於包括 指令緩衝模塊，其包括與CPU內部的Cache不命中請求懸掛緩衝個數數量相同的多個指令緩衝，發出的指令利用冗餘域攜帶有所在指令緩衝的緩衝號，以便根據響應原樣返回的該指令緩衝號進行正確性檢查； 二級Cache和淘汰緩衝模塊，用於模擬二級Cache和淘汰緩衝的操作，並對二次請求和響應的合法性進行檢查； 二次請求處理模塊，用於模擬對二次請求的處理功能，接收二次請求，並返回相應類型的應答； 流控模塊，用於模擬一次請求隊列和響應隊列的流控功能； 指令調度模塊，用於從多個指令緩衝中調度一個指令執行； 指令解碼模塊，用於執行指令緩衝指令格式到CPU和一致性協議硬體之間的邏輯接口的格式包的轉換。
2.根據權利要求1所述的基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於，每個指令緩衝中加載一組指令序列，指令緩衝模塊中所填寫的指令順序要滿足CPU的真實行為規則。
3.根據權利要求1或2所述的基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於，每個指令緩衝中加載一組地址有相關性的指令序列，同一指令緩衝內的指令被串行發射，只有前一指令收到響應後才發射後一指令。
4.根據權利要求1或2所述的基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於，指令緩衝模塊的各個指令緩衝中的指令可以循環發送。
5.根據權利要求1或2所述的基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於，不同指令緩衝的指令沒有地址相關性，可以並行發射。
6.根據權利要求1或2所述的基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於，測試激勵可被配置成隨機測試激勵或焦點專項測試激勵。
7.根據權利要求1或2所述的基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於，流控模塊用於進行控制，使得當只有一個一次請求的響應返回時，有地址相關性的下一個一次請求才能從CPU發出。
8.根據權利要求1或2所述的基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於，流控模塊用於進行控制，使得如果一致性協議硬體邏輯中的一次請求隊列沒有空間了，CPU指令不能發射。
9.根據權利要求1或2所述的基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於，流控模塊用於進行控制，使得如果CPU內部的響應隊列沒有空間，則一致性協議硬體邏輯中的響應無法返回，對應的一次請求也無法完成處理。
10.根據權利要求1或2所述的基於宏指令隊列的CPU訪存序列仿真模型，其特徵在於，二次請求處理模塊可以將二次請求處理和響應卸載的延時配置成固定值或隨機值，以模擬不同的阻塞情況。
全文摘要
一種基於宏指令隊列的CPU訪存序列仿真模型，包括指令緩衝模塊，其包括與CPU內部的Cache不命中請求懸掛緩衝個數數量相同的指令緩衝，發出的指令利用冗餘域攜帶有所在指令緩衝的緩衝號，以便根據響應原樣返回的該指令緩衝號進行正確性檢查；二級Cache和淘汰緩衝模塊，用於模擬二級Cache和淘汰緩衝的操作，並對二次請求和響應的合法性進行檢查；二次請求處理模塊，用於模擬對二次請求的處理功能，接收二次請求，並返回相應類型的應答；流控模塊，用於模擬一次請求隊列和響應隊列的流控功能；指令調度模塊，用於從多個指令緩衝中調度一個指令執行；指令解碼模塊，用於執行指令緩衝指令格式到CPU和一致性協議硬體之間的邏輯接口的格式包的轉換。
文檔編號G06F17/50GK102880770SQ20121042077
公開日2013年1月16日 申請日期2012年10月29日 優先權日2012年10月29日
發明者任秀江, 盧宏生, 鄭衛華, 張清波, 王夢嘉, 陳彥庭, 施晶晶 申請人:無錫江南計算技術研究所