防止深渠溝的頂部尺寸擴大的領型介電層製程的製作方法

2023-05-14 09:18:36

專利名稱：防止深渠溝的頂部尺寸擴大的領型介電層製程的製作方法
技術領域：
本發明有關於一種深渠溝電容器製程，特別有關一種深渠溝的領型介電層製程，可以有效防止深渠溝的頂部尺寸擴大。
背景技術：
一個動態隨機存取內存胞(DRAM cell)是由一個電晶體以及一個電容器所構成，目前的平面電晶體設計是搭配一種深渠溝電容器(deep trenchcapacitor)，將三維的電容器結構製作於半導體矽基底內的深渠溝中，可以縮小存儲單元的尺寸與電力消耗，進而加快其操作速度。
如圖1A所示，其顯示習知DRAM胞的深渠溝排列的平面圖。應用於折迭位線(folded bit line)結構中，每一個主動區域中包含有兩條字符線WL1、WL2以及一條位線BL，其中符號DT代表一深渠溝，符號BC代表一位接觸插塞。
如圖1B所示，其顯示習知DRAM胞的深渠溝電容器的剖面示意圖。一半導體矽基底10內製作有一深渠溝DT，而深渠溝DT的下方區域是製作成為一深渠溝電容器12，其乃由一埋入電極板(buried plate)、一節點介電層(node dielectric)以及一儲存節點(storage node)所構成。深渠溝電容器12的製作方法如下所述。首先，利用反應性離子蝕刻(RIE)方法，可於p型半導體矽基底10內形成深渠溝DT。而後，藉由一重度摻雜氧化物(例如砷玻璃(ASG))以及高溫短時間的退火製程，可使n+型離子擴散至深渠溝DT下方區域，而形成一n+型擴散區14，用來作為深渠溝電容器12的埋入電極板。然後，於深渠溝DT下方區域的內側壁與底部形成一氮化矽層16，用來作為深渠溝電容器12的節點介電層。後續，於深渠溝DT內沉積一n+型摻雜的第一多晶矽層18，並回蝕(recess)第一多晶矽層18至一預定深度，則可用來作為深渠溝電容器12的儲存節點。
完成上述的深渠溝電容器12之後，先於深渠溝DT上方區域的側壁上製作一領型介電(collar dielectric)層20，再於深渠溝DT上方區域內製作一n+型摻雜的第二多晶矽層22，再繼續製作一第三多晶矽層24。後續則可進行一淺溝隔離(STI)結構26、字符線WL1、WL2、源/汲極擴散區域28、位接觸插塞BC以及位線BL等製程。淺溝隔離結構26是用來區分兩相鄰的DRAM胞。
此外，為了連接深渠溝電容器12以及表面的電晶體，深渠溝DT的頂部開口周圍的矽基底10內形成有一埋入帶外擴散(buried strapoutdiffusion)區域30，亦稱之為一節點接合接口(node junction)，其形成方式是藉由第二多晶矽層22內的n+型離子經由第三多晶矽層24而向外擴散至鄰近的矽基底10中。因此，第三多晶矽層24也稱為一埋入帶(buriedstrap)24。領型介電層20的目的是使隔絕埋入帶外擴散區域30與埋入電極板14之間達到有效的隔絕，以防止此處的漏電流問題危害DRAM胞的保留時間(retention time)。
然而，領型介電層20的傳統製作會加大深渠溝DT的頂部開口尺寸，如此會影響字符線WL與深渠溝DT的重迭容忍度以及埋入帶外擴散區域30的分布，特別是，會縮短源/汲極擴散區域28與埋入帶外擴散區域30之間的重迭邊緣區域L，進而導致埋入帶外擴散區域30處發生嚴重的漏電流，並影響次電壓(sub-Vt)的表現。
如圖2A至2E所示，其顯示習知領型介電層製程的剖面示意圖。如圖2A所示，一p型半導體矽基底10已經完成深渠溝電容器12的製作，包含有一氮化矽墊層32、一深渠溝DT、一n+型擴散區14、一氮化矽層16以及一n+型摻雜的第一多晶矽層18。然後，如圖2B所示，去除深渠溝DT上方區域的氮化矽層16並進行第一多晶矽層18的回蝕刻步驟之後，利用氧化方法於矽基底10的暴露表面上長成一第一氧化矽層34，用以覆蓋深渠溝DT上方區域的側壁，可確保n+型擴散區14與後續製作的埋入帶外擴散區域30之間的絕緣效果。接著，如圖2C所示，利用CVD方式沉積一第二氧化矽層36，再以非等向性幹蝕刻方式去除第一多晶矽層18頂部的第二氧化矽層36。
後續，如圖2D所示，於深渠溝DT內沉積一n+型摻雜的第二多晶矽層22，並回蝕刻第二多晶矽層22至一預定深度。最後，如圖2E所示，利用溼蝕刻方式去除部分的第一氧化矽層34以及第二氧化矽層36，直至凸出第二多晶矽層22的頂部，則殘留的第一氧化矽層34以及第二氧化矽層36是用作為一領型介電層20。
不過，由於第一氧化矽層34的氧化成長過程會使一部分的矽基底10轉變成為SiO2，因此後續的溼蝕刻步驟會擴張深渠溝DT頂部開口尺寸，進而縮短源/汲極擴散區域28與埋入帶外擴散區域30之間的重迭邊緣區域L，則愈加惡化漏電流現象與次電壓(sub-Vt)的表現。雖然第一氧化矽層34的製作是造成深渠溝DT頂部開口擴大的最主要因素，但是第一氧化矽層34的氧化成長步驟是相當重要的，若是省略此步驟或是縮小第一氧化矽層34的厚度，則將導致n+型擴散區14與埋入帶外擴散區域30之間發生更嚴重的接合面漏電問題。有鑑於此，在必須進行第一氧化矽層34的氧化成長步驟的前提之下，如何改善領型介電層製程以避免擴大深渠溝DT的頂部開口尺寸，是當前亟需探究的重點。

發明內容
本發明的主要目的在於提供一種領型介電層製程，藉由一道離子布植製程可以使氧化矽選擇性地成長在埋入帶外擴散區域以外的深渠溝側壁上，可以有效防止深渠溝的頂部尺寸在後續蝕刻製程中快速擴大。
為達成上述目的，本發明提供一種防止深渠溝的頂部尺寸擴大的領型介電層製程，包括下列步驟提供一半導體矽基底，其包含有一深渠溝以及一深渠溝電容器。該深渠溝電容器包含有一節點介電層以及一儲存節點，該節點介電層是形成於該深渠溝的側壁與底部，該儲存節點是填入該深渠溝至一預定深度。進行一離子布植製程，於該深渠溝頂部開口周圍的該半導體矽基底的表面區域形成一離子布植區。去除部分的該節點介電層，以使該節點介電層與該儲存節點的頂部切齊，並暴露該深渠溝電容器以外的該深渠溝側壁。進行一氧化製程，於該離子布植區以外的該深渠溝的暴露側壁上長成一第一氧化層。
該離子布植製程是利用N2作為離子源，用來抑制該第一氧化層的成長。該離子布植區的深度是相對應於一預定埋入帶擴散區域的深度，是至少環繞該深渠溝頂部開口的一部分外圍，且鄰近於一預定埋入帶擴散區域。


圖1A顯示習知DRAM胞的深渠溝排列的平面圖。
圖1B顯示習知DRAM胞的深渠溝電容器的剖面示意圖。
圖2A至2E顯示習知領型介電層製程的剖面示意圖。
圖3A至3F顯示本發明領型介電層製程的剖面示意圖。
圖4A顯示本發明領型介電層製程所應用的DRAM胞的剖面示意圖。
圖4B與4C顯示第4A圖的離子布植區與深渠溝的平面圖。
符號說明WL1、WL2-字符線；BL-位線；DT-深渠溝；BC-位接觸插塞；10-半導體矽基底；12-深渠溝電容器；
14-n+型擴散區；16-氮化矽；18-第一多晶矽層；20-領型介電層；22-第二多晶矽層；24-第三多晶矽層；26-淺溝隔離結構；28-源/汲極擴散區域；30-埋入帶外擴散區域；L-重迭邊緣區域；32-氮化矽墊層；34-第一氧化矽層；36-第二氧化矽層；40-半導體矽基底；42-深渠溝電容器；44-n+型擴散區；46-氮化矽層；48-第一多晶矽層；50-領型介電層；51-第一氧化矽層；52-墊層；53-第二氧化矽層；54-離子布植製程；56-離子布植區；I-深度；58-第二多晶矽層；60-第三多晶矽層；
62-埋入帶外擴散區域；64-淺溝隔離結構；66-源/汲極擴散區域，WL1、WL2-字符線；BL-位線；DT-深渠溝；BC-位接觸插塞。
具體實施例方式
為了讓本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下本發明提供一種領型介電層製程，其主要應用於深渠溝電容器上方區域，可使深渠溝頂部開口的埋入帶外擴散區域以及深渠溝下方區域的埋入電極板之間達到有效的隔絕效果，以防止此處的漏電流問題危害次電壓(sub-Vt)的表現。本發明的領型介電層製程可應用於一態隨機存取內存胞(DRAM cell)的製作，其結構可為一平面電晶體或一垂直電晶體的設計是搭配一深渠溝電容器。
如圖3A至3F所示，其顯示本發明領型介電層製程的剖面示意圖。
首先，如圖3A所示，提供一半導體矽基底40，其內部已經完成一深渠溝電容器42的製作，包含有一埋入電極板、一節點介電層以及一儲存節點。深渠溝電容器42的製作方法如下所述。以一p型半導體矽基底40為例，藉由一墊層52的圖案以及反應性離子蝕刻(RIE)方法，可於矽基底40內形成一深渠溝DT。墊層52的材質可為氮化矽。而後，藉由一重度摻雜氧化物(例如砷玻璃(ASG))以及高溫短時間的退火製程，可使n+型離子擴散至深渠溝DT下方區域，而形成一n+型擴散區44，用來作為電容器的埋入電極板。然後，於深渠溝DT的內側壁與底部形成一氮化矽層46，再於深渠溝DT內沉積一n+型摻雜的第一多晶矽層48，並將第一多晶矽層48回蝕刻至一預定深度。如此一來，殘留的第一多晶矽層48是用來為電容器的儲存節點，而夾設於n+型擴散區44以及第一多晶矽層48之間的氮化矽層46a則是用作為電容器的節點介電層。
然後，如圖3B所示，在尚未去除深渠溝DT上方區域的氮化矽層46b之前，利用氮化矽層46b作為一遮蔽層(screen layer)並進行一離子布植製程54，以於深渠溝DT頂部開口周圍的矽基底40表面區域形成一離子布植區56，且此離子布植區56的深度I是相對應於後續製作的埋入帶所形成的埋入帶外擴散區域的深度。離子布植製程54的較佳者為，利用N2作為離子源並進行傾角角度(tilt angle)植入的方式，而離子布植區56的深度I約為800-1500。
如圖3C所示，去除深渠溝DT上方區域的氮化矽層46b之後，利用氧化方法於矽基底40的暴露表面上長成一第一氧化矽層51，用以覆蓋深渠溝DT上方區域的側壁，可確保n+型擴散區44與後續製作的埋入帶外擴散區域之間的絕緣效果。特別是，由於前述步驟完成的離子布植區56可以抑制深渠溝DT頂部開口周圍的矽基底40轉變成為SiO2，因此第一氧化矽層51僅會成長在離子布植區56以外的矽基底40暴露表面上。
接著，如圖3D所示，利用CVD或其它沉積方式，於深渠溝DT內沉積一第二氧化矽層53，再以非等向性幹蝕刻方式去除第一多晶矽層48頂部的第二氧化矽層53。
後續，如圖3E所示，於深渠溝DT內沉積一n+型摻雜的第二多晶矽層58，並回蝕刻第二多晶矽層58至一預定深度。
最後，如圖3F所示，利用溼蝕刻方式去除部分的第一氧化矽層51以及第二氧化矽層53，直至凸出第二多晶矽層58的頂部，並使第一氧化矽層51以及第二氧化矽層53的頂部切齊，則殘留在深渠溝DT上方區域側壁的第一氧化矽層51以及第二氧化矽層53是用作為一領型介電層50。
如圖4A所示，其顯示本發明領型介電層製程所應用的DRAM胞的剖面示意圖。完成上述領型介電層50製程之後，後續則可進行一第三多晶矽層60(亦稱為一埋入帶60)、一埋入帶外擴散區域62、一淺溝隔離(STI)結構64、一字符線WL1、WL2、一源/汲極擴散區域66、一位接觸插塞BC以及一位線BL等製程。這些製程不屬於本發明技術特徵，故於此省略說明。
由上述可知，本發明於去除氮化矽層62b之前在埋入帶外擴散區域62形成離子布植區56，故可使第一氧化矽層51選擇性地成長於埋入帶外擴散區域62以外的矽基底40表面上，則後續的溼蝕刻步驟不會擴張深渠溝DT頂部開口尺寸。由實驗驗證的結果可知，相較於習知技術所造成的深渠溝DT頂部開口尺寸擴大，本發明方法可以使習知深渠溝DT頂部開口半徑縮小約40-60，故能防止源/汲極擴散區域66與埋入帶外擴散區域62之間的重迭邊緣區域縮短，進而有效防止漏電流現象並改善次電壓(sub-Vt)的表現。此外，本發明僅需額外增加一道離子布植製程以完成離子布植區56，不需耗費額外的光阻定義製程，且其它製程步驟可照常實施，故具有簡單、不耗費成本的優點，可符合於大量生產的需求。
如圖4B與4C所示，其顯示圖4A的DRAM胞的字符線WL1、WL2、深渠溝DT與位線BL的排列平面圖。如圖4B所示，本發明的一較佳實施例中，利用N2作為離子源並進行傾角角度植入的離子布植區56，是位於深渠溝DT頂部開口的一部分外圍，且鄰近於第二字符線WL1。如圖4C所示，本發明的另一較佳實施例中，利用N2作為離子源並進行傾角角度植入的離子布植區56，是環繞於深渠溝DT頂部開口的整個外圍。
權利要求
1.一種防止深渠溝的頂部尺寸擴大的領型介電層製程，其特徵在於包括下列步驟提供一半導體矽基底，其包含有一深渠溝以及一深渠溝電容器，其中該深渠溝電容器包含有一節點介電層以及一儲存節點，該節點介電層是形成於該深渠溝的側壁與底部，該儲存節點是填入該深渠溝至一預定深度；進行一離子布植製程，於該深渠溝頂部開口周圍的該半導體矽基底的表面區域形成一離子布植區；去除部分的該節點介電層，以使該節點介電層與該儲存節點的頂部切齊，並暴露該深渠溝電容器以外的該深渠溝側壁；進行一氧化製程，於該離子布植區以外的該深渠溝的暴露側壁上長成一第一氧化層。
2.根據權利要求1所述的防止深渠溝的頂部尺寸擴大的領型介電層製程，其中該離子布植製程是利用N2作為離子源，用來抑制該第一氧化層的成長。
3.根據權利要求1所述的防止深渠溝的頂部尺寸擴大的領型介電層製程，其中該離子布植區的深度是相對應於一預定埋入帶擴散區域的深度。
全文摘要
一種防止深渠溝的頂部尺寸擴大的領型介電層製程，是於先進行一離子布植製程，於一深渠溝頂部開口周圍的半導體矽基底的表面區域形成一離子布植區，再去除深渠溝電容器以外的氮化矽層，而後再於該離子布植區以外的該深渠溝的暴露側壁上長成一第一氧化層。該離子布植製程是利用N
文檔編號H01L21/31GK1538516SQ03121970
公開日2004年10月20日 申請日期2003年4月18日 優先權日2003年4月18日
發明者許平, 許 平 申請人:南亞科技股份有限公司