數字通信解調器、方法及數字解調電路的製作方法
2023-05-11 23:43:56
專利名稱：數字通信解調器、方法及數字解調電路的製作方法
技術領域：
本發明涉及一種用於數字通信的解調器、解調方法和數字電路，特別是涉及為了降低在一個中央處理器上的負荷而設計的一種數字通信解調器、數字通信解調方法和數字解調電路。
圖5示出了一種用於通過一個廣播衛星接收廣播的常規接收機的構成。天線1從該廣播衛星(未示出)接收電波並向變換器2輸出所接收的信號。變換器2將從天線1所接收的信號變換成具有預置低頻的信號，並將所變換的信號輸出到一個調諧器3。調諧器3由主中央處理器(CPU)8控制，並從由變換器2所提供的信號中接收一個在一個預置頻段上的信號，並向數字解調電路4輸出所接收信號的基帶信號。數字解調電路4以一種數字解調方式(四相移相鍵控(QPSK)方式)解調自調諧器3輸入的該基帶信號，並向一個誤差校正電路5輸出所解調信號。
誤差校正電路5校正由數字解調電路4通過維特比(Viterbi)解碼、R-S(Reed Solomon)解碼等提供的所解調數位訊號中的誤差，並將該校正信號輸出到傳送電路6。傳送電路6分離出每個構成為一個獨立信息包的音頻數據和圖象數據組，對被擾頻的視頻數據進行解擾並隨後向一個運動圖象編碼專家組(MPEG)解碼器7輸出該數據。MPEG解碼器7對在廣播端通過MPEG系統所編碼的每個視頻數據和音頻數據進行解碼，並輸出該解碼數據。
主CPU8根據來自具有裝配在該接收機前面板上的開關的輸入部分9的指令來控制每個部件。主CPU8通過8位總線利用一種包括有一個讀/寫信號、一個片選信號和一個地址信號的CPU格式的控制信號來控制數字解調電4、誤差校正電路5、傳送電路6和MPEG解碼器7。
調諧器3由一個PLL合成調諧器構成並以一種三線格式的控制信號控制。在該三線格式中，採用了串行時鐘、串行數據和啟動信號。因此，除了該CPU格式的控制信號之外，CPU8還產生該三線格式的控制信號。
用來通過主CPU8控制調諧器3的三線格式的時鐘速率是一不高於MHz級的低頻。因此，當主CPU8控制調諧器3以使調諧器3接收一個在一個預置頻段中的信號時，它只能單獨控制調諧器3而不能控制其它電路。
鑑於這些情況，本發明的一個目的是提供一種為了減少一個CPU的負荷而設計的解調器和解調方法。
為了實現這個目的，根據本發明的一個方面，提供了一種具有解調裝置的數字解調器，該解調裝置包括用於將指定由提取裝置提取的一個頻段的控制裝置的一個控制信號的格式變換為一種該提取裝置的格式，並用於將變換格式的控制信號輸出到該提取裝置的變換裝置。
根據本發明的另一方面，提供了一種數字解調通信方法，其中將指定由提取裝置提取的一個頻段的控制裝置的一個控制信號的格式變換為一種該提取裝置的格式，並且將被變換的控制信號輸出到該提取裝置。
圖1是一個表示一個採用本發明的一個數字通信解調器的接收機構成的框圖；圖2是一個表示如圖1所示的一個格式變換電路53的構成的框圖；圖3是一個表示採用本發明的數字通信解調器的接收機的另一實施例構成的框圖；圖4是一個表示一個採用本發明的數字通信解調器的接收機的再一實施例構成的框圖；和圖5是一個表示一個常規接收機構成的框圖。
圖1表示一個採用本發明的一個數字通信解調器的接收機的構成。在圖1中，相應於圖5中所示的部件用相同的參考標號表示。
基本上該接收機也由天線1、變換器2、調諧器3、數字解調電路4、誤差校正電路5、傳送電路6、MPEG解碼器7、主CPU8和輸入部分9所構成。
調諧器3具有一乘法器21，該乘法器將來自變換器2的一個輸出與來自振蕩器29的一個輸出相乘，並輸出由此得到的乘積。AGC電路22根據來自數字解調電路4中的QPSK解調電路43的一個控制信號來控制乘法器21的輸出，從而使乘法器21的輸出保持在一個預置電平上。將AGC電路23的一個輸出提供給乘法器23和24。乘法器24使來自AGC電路22的輸出與一個來自振蕩器25輸出的一個預置頻率的信號相乘。因此乘法器24輸出一個I信號分量。乘法器23使來自AGC電路22的輸出與通過相移器26而使來自振蕩器25的信號相位相移90°而得到的一個信號相乘。因此乘法器23輸出一個Q信號分量。
相位比較器27將來自分頻器30的一個輸出的相位與自時鐘發生電路31輸出的一個參考時鐘的相位進行比較。相位比較器27向環路濾波器28輸出一個相應於來自分頻器30的輸出中的一個相位誤差的信號。環路波波器28平滑該輸入相位誤差信號並向壓控振蕩器29輸出被平滑的信號。壓控振蕩器29產生一個具有一個相應於來自環路濾波器28的控制信號的相位的信號並向乘法器21輸出所產生的信號。經分頻器30分頻後，還將來自壓控振蕩器29的輸出提供給相位比較器27。
由調諧器3的乘法器23和24輸出的Q和I信號分量通過低通濾波器11和12被分別輸入到數字解調電路4的A/D變換器41和42。A/D變換器41和42將模擬形式的輸入信號變換為數字形式並將所變換的信號提供給QPSK解調電路43。QPSK解調電路43對自A/D變換器41和42輸入的每個Q和I信號分量進行解調，並向誤差校正電路5輸出該解調信號。
QPSK解調電路43中插入了一個自動頻率控制(AFC)電路44，該電路檢測由調諧器3所接收信號的頻率和由主CPU8所指定的接收頻率之差，並輸出一個相應於該差值的信號(AFC信號)。這個AFC信號通過加法器52提供給格式變換電路53以變換為一種輸出到分頻器30的3線格式信號。一個由主CPU8輸出的一種CPU格式的控制信號通過一條總線提供給CPU接口51，並且通過加法器52提供給格式變換電路53。
圖2示出了一個格式變換電路53的例子的構成。在這個實施例中，格式變換電路53由27個選擇器71-1至71-27和28個D型觸發器72-1至72-28串聯連接而構成。
另一方面，圖1所示的實施例的構成與圖5所示的構成相同。
如上所述接收機的工作描述如下。當操縱輸入部分9以通知主CPU8去接收一個被預置的廣播時，主CPU8通過CPU接口51和加法器52向格式變換電路53輸出一個用於接收該廣播的控制信號。這個控制信號由CPU格式的28位數據所構成。整個28位數據均可由主CPU8輸出。但是，如果該28位數據的某些位被固定的，則主CPU8隻輸出除該固定位之外的位。
如圖2所示的格式變換電路53中，最低有效位(LSB)通過一個連接到D觸發器72-1的D端的FO終端輸入，最高有效位(MSB)通過一個連接到選擇器71-27的A端的P3終端輸入。選擇器71-19和71-20的A端被固定在一個高位電平上(即，邏輯1)，同時選擇器71-21和71-26的A端被固定在一個低位電平上(即，邏輯0)。
輸出完28位控制數據後，主CPU8將一個負載終端的電平設置到一個預置時間。將由此設置的負載信號經緩衝器73輸入到選擇器71-1至71-27的S終端。此時，選擇器71-1至71-27接收通過A終端輸入的該控制數據輸入的相應位。該數據的該位從選擇器71-1至71-27的X端送到分別跟隨選擇器71-1至71-27的D觸發器72-2至72-28的D端。此時，主CPU8還通過一個串行時鐘端提供一個串行時鐘以使D觸發器72-1至72-28接受該控制數據位。
接下來，當主CPU8將該負載信號設置為高電平時，選擇器71-1至71-27選擇自分別跟隨選擇器71-1至71-27的D觸發器72-1至72-27的Q端的輸出作為通過它們的B端的輸入。選擇器71-1至71-27將這些輸出提供給分別跟隨選擇器71-1至71-27的D觸發器72-2至72-28的D端。此時，主CPU8還通過該串行時鐘端提供串行時鐘，這樣，該28位控制數據通過一個串行數據端以MSB至LSB的順序串行輸出。
該控制數據從格式變換電路53提供給調諧器3的分頻器30以將其分頻比設置到一個預置值。
分頻器30以一個預置值來對自振蕩器29輸出的一個預置頻率的時鐘進行分頻，並將所分頻的時鐘輸出到相位比較器27。相位比較器27將由分頻器30提供的信號的相位與自時鐘發生電路31輸出的參考時鐘的相位相比較，並將該相應的相位誤差信號輸出。環路濾波器28平滑該相位誤差信號，並將該平滑信號作為一個控制信號向振蕩器29輸出。振蕩器29產生一個具有相應於由環路濾波器28提供的該控制信號的一個相位和頻率的信號。
具有以上述方式由相位比較器27、環路濾波器28、振蕩器29和分頻器30所構成的PLL電路所設置的一個預置頻率的該信號被輸入到乘法器21以與由變換器2提供的信號相乘。因此在自變換器2所提供的頻率多路復用信號中，可得到作為乘法器21的輸出的由用戶操作輸入部分9所指定的廣播信號的基帶信號。這個信號由AGC電路22控制在一個預置電平上，並隨後輸入到乘法器23和24。
乘法器23和24將這個信號與由振蕩器25產生和輸出並且相互間相位相差90°的信號相乘。因而分別自乘法器23和24輸出QPSK調製信號的Q和I信號分量。
該Q和I信號分量由低通濾波器11和12平滑，並且通過數字解調電路4的A/D變換器41和42被從模擬形式變換成數字形式。之後，將這些信號分量輸入到QPSK解調電路43。QPSK解調電路43以一種QPSK解調方式解調I和Q信號分量，並將該調信號輸出到誤差校正電路5。
例如，QPSK解調電路43的構成可以採諸如在日本專利申請63-48469中所公開的構成。
QPSK解調電路43的AFC電路44檢測來自正常信號的輸入信號的一個頻率誤差並產生一個用於校正該誤差的一個AFC信號。該AFC信號與來自CPU接口51的控制信號的和(組合)由加法器52得到，並被輸入到格式變換電路53以使其變換成一個3線格式的信號，被變換的信號輸入到分頻器30。分頻器30根據該控制信號改變分頻比。因此，如果存在一個所指定頻率的接收頻率誤差，則可自動地校正該誤差。
QPSK解調電路43向AGC電路22輸出一個控制信號從使自A/D變換器41和42所提供的每個信號的電平是在一個預置電平上。AGC電路22控制自乘法器21提供的信號的電平。
誤差校正電路5校正自QPSK解調電路43提供的信號中的誤差，並向傳送電路6輸出校正信號。傳送電路6將由誤差校正電路5提供的該數位訊號分離成音頻數據組和視頻數據包。如果該數據被擾亂，則在其被輸出到MPEG解碼器7之前進行解擾。MPEG解碼器7對每個輸入視頻和音頻數據解碼並將該解碼數據輸出。
主CPU8通過總線適當地控制數字解調電路4、誤差校正電路5、傳送電路6和MPEG解碼器7。
一旦主CPU8向格式變換電路53輸出調諧控制數據，則格式變換電路53隨後執行調諧控制。因此，主CPU8在輸出該調諧控制數據之後可立即開始任何其它的控制。
圖3示出了本發明的另一實施例，與圖1所示實施例的不同之處僅僅是在本實施例中來自CPU接口51的一個輸出被送到一個只讀存貯器(ROM)81，並且在本實施例中來自ROM81的一個輸出通過加法器52提供給格式變換電路51。
在本實施例中，由調諧器3接收的信號頻率的數據被預先寫在ROM81中。因此，主CPU8可以僅指定一個信號以使調諧器3以一個在ROM81中所預先存貯的數據中的預置頻率接收的信號。由調諧器3接收的頻段數大約是50。因此，用來由主CPU8讀出的在ROM81中所存貯的預置值的必須位數最高是8位。
一個隨機存取存貯器(RAM)可用來替代ROM81。在這種情況下，例如，當電源開啟時，主CPU81將預置數據寫在該RAM中。因此，主CPU8從寫在RAM中的數據中讀出預置的數據項。
圖4示出了本發明的另一實施例，其中數字解調電路4和誤差校正電路5被插在一個集成電路(IC)92中。調諧器3和IC92被容納在一個金屬管殼中形成一個調諧器部件91。該調諧器3和IC92按照該3線格式連接在調諧器部件91的一個基底上。主CPU8通過一條總線訪問IC92並通過IC92控制調諧器3。
通過採用這樣一種結構改善了控制這些部件的該裝置。
作為該3線格式的調諧器3，可使用，例如，Motorela的MS12210(商品名稱)，一種串行輸入PLL頻率合成器，或GEC plessey Semiconductors的2.7GHz低相位噪聲頻率合成器，SP5658(商品名稱)。
可由一種普通的3線系統控制並可用作調諧器3的產品已經投放市場，在低成本的情況下可將這種產品的一種直接用於本發明的裝置中。
根據一個用於接收來自一個廣播衛星的廣播的一個接收機的應用描述了本發明。但是，本發明不局限於上述應用，它還可應用於一個所接收的頻率複合信號的一個頻段中提取一個信號的其它裝置中。
在本發明的數字通信解調器和數字通信解調方法中，在其被輸出到該提取裝置之前，用於指定一個頻段的該控制裝置的一個控制信號的格式被變換成該提取裝置的格式，在該頻段中該提取裝置提取一個信號。因此，該裝置可以簡化排列以減少該CPU的負荷。
權利要求
1.一種數字通信解調器，包括提取裝置，用於從一個被頻率多路復用的頻段組中的多個信號的一個信號中提取一個指定頻段內的信號；解調裝置，用於對一個由所述提取裝置提取的一個預置頻段中的信號進行數字解調；和控制裝置，用於以一個預置格式的控制信號控制所述提取裝置和所述解調裝置；其中所述解調裝置包括用於將指定由所述提取裝置提取的一個頻段的所述控制裝置的控制信號中的一個信號的格式轉換成所述提取裝置的格式，並用於將該格式變換控制信號輸出到所述提取裝置的變換裝置。
2.如權利要求1的一種數字通信解調器，所述解調裝置進一步包括檢測裝置，用於檢測由所述提取裝置提取的信號的一個頻率誤差，並用於輸出一個相應於該誤差的信號；和複合裝置，用於將自所述檢測裝置輸出的信號與所述控制裝置的控制信號相複合，並向所述變換裝置提供該複合信號。
3.如權利要求1的一種數字通信解調器，進一步包括用於存貯一個指定由所述提取裝置提取的一個頻段的所述控制裝置的控制信號和相應於該控制信號由所述提取裝置設置的一個值之間的關係，並用於輸出所設置的相應於該控制信號的值的存貯裝置。
4.如權利要求1的一種數字通信解調器，進一步包括誤差校正裝置，用於校正一個來自所述解調裝置的一個輸出中的誤差；分離裝置，用於從所述誤差校正裝置的一個輸出中分離音頻數據和視頻數據；和解碼裝置，用於對由所述分離裝置所分離的音頻數據和視頻數據進行解碼。
5.如權利要求4的一種數字通信解調器，其中所述控制裝置包括一個通過一條總線來控制所述解調裝置、所述誤差校正裝置和所述分離裝置的中央處理器；並且其中所述變換裝置將所述中央處理器的一個控制信號的格式變換成一種所述提取裝置的3線格式。
6.一種用於處理一個數字通信解調器的方法，所述方法包括如下步驟從一個被頻率多路復用的頻段組中的多個信號的一個信號中提取一個指定頻段內的信號；數字地解調在所述提取步驟中所提取的在一個預置頻段內的信號；和用一個預置格式的控制信號控制在所述提取和解調步驟中的處理；其中所述解調步驟包括將指定在所述提取步驟中提取的一個頻段的所述控制步驟中的若干控制信號中的一個信號的格式變換成一個所述提取步驟的格式，並輸出用於在所述提取步驟中處理的變換格式的控制信號的步驟。
7.如權利要求6的一種方法，其中所述解調步驟進一步包括檢測在所述提取步驟中提取的信號的一個頻率誤差，並輸出一個相應於該誤差的信號；和複合在所述檢測步驟中輸出的信號和所述控制步驟的控制信號，並且提供用於在所述變換步驟中處理的該複合信號。
8.如權利要求6的一種方法，進一步包括用於存貯一個指定在所述提取步驟中提取的一個頻段的所述控制步驟的控制信號和相應於該控制信號在所述提取步驟中所設置的一個值之間的關係，並輸出所設置的相應於該控制信號的值的步驟。
9.如權利要求6的一種方法，進一步包括如下步驟校正一個來自所述解調步驟的一個輸出中的誤差；分離在所述誤差校正步驟中所校正的輸出中的音頻數據和視頻數據；和對在所述分離步驟中分離的音頻數據和視頻數據進行解碼。
10.一種用於對由一個調諧器從一個被頻率多路復用的頻段組中的若干信號的一個信號中提取的一個指定頻段內的一個信號數字地解調的數字通信電路，所述數字通信電路包括一個模擬-數字變換電路，用於對由該調諧器提供的I信號分量和Q信號分量執行模擬-數字變換；一個解調電路，用於以一種四相移相鍵控方式對自所述模擬-數字變換電路輸出的一個信號進行解調；一個接口，用於接受一個自一個外部電路提供的控制信號；一個格式變換電路，用於變換來自所述接口的控制信號的格式，並用於輸出變換格式的控制信號；和一個輸出部分，用於輸出格式變換的控制信號。
11.如權利要求10的一種數字通信電路，進一步包括一個自動頻率控制電路，用於檢測由所述調諧器接收的一個信號的頻率和由所述控制電路所指定的一個頻率之間的差，並且用於輸出一個相應於該差值的檢測信號；和一個複合電路，用於複合該檢測信號和來自所述控制電路的控制信號，並用於向所述格式變換電路提供該複合信號。
12.如權利要求10的一種數字通信電路，進一步包括一個存貯電路，用於存貯一個指定由所述調諧器提取的一個頻段的所述控制電路的控制信號和相應於該控制信號由所述調諧器設置的一個值之間的關係，並用於輸出所設置的相應於該控制信號的值；和一個複合電路，用於根據來自所述控制電路的控制信號複合來自所述控制電路的控制信號和自所述存貯電路讀出的設置值，並用於向所述格式變換電路提供該複合信號。
全文摘要
一種為了減少CPU的負荷而設計的解調器及解調方法。一個主CPU通過一條總線控制一個數字解調電路、一個誤差校正電路、一個傳送電路和一個MPEG解碼器。當它指示一個調諧器執行調諧操作時,該主CPU通過一個CPU接口向一個格式變換電路輸出一個控制信號。該格式變換電路將該控制信號的格式變換成一種3線格式並向該調諧器的分頻器輸出所變換的信號。
文檔編號H04L27/22GK1169631SQ97113470
公開日1998年1月7日 申請日期1997年5月2日 優先權日1996年5月2日
發明者若松正孝 申請人:索尼公司