高電壓I/OBuffer電路結構的製作方法
2023-05-05 01:35:56 1
專利名稱：高電壓I/O Buffer電路結構的製作方法
技術領域：
本發明涉及一種電路結構，尤其涉及一種高電壓I/O Buffer (Input/Output Buffer,輸入輸出緩衝)電路結構。
背景技術：
ESD ( Electrostatic Discharge ， 靜電放電)保護對CMOS (Complementary Metal Oxide Semiconductor,互補金屬-氧化物半導體) 集成電路的可靠性非常重要。當帶靜電的物體靠近集成電路晶片，靜電會 釋放到晶片的引腳，進入晶片內部，可能損壞晶片電路。這就需要在晶片 中加入ESD保護單元，將從引腳進入的靜電瀉放到地，防止內部電路損壞。描述ESD現象的一種常用方式是使用HBM模型(人體模型)，如圖1 所示。此模型描述了人體上的靜電釋放時的電流電壓特性。晶片能承受的 靜電放電電壓越大，則ESD保護能力越強。常用的I/O Buffer電路的結構如圖2所示。從PAD (輸入輸出端) 進入的靜電主要由第一級保護釋放到地:一部分電荷直接從保護電路流到 地，另一部分則先通過保護電路到電源，再從電源通過箝位電路流到地。 第二級保護電路進一步提高ESD保護能力。需要輸出的信號通過輸出驅動 送到PAD。保護電路的結構有各種形式，大部分都是利用器件擊穿放電，能夠將 靜電迅速釋放，在晶片正常工作時，保護電路處於關閉狀態，不影響晶片
的功能。影響ESD保護能力的因素主要有器件的擊穿條件，放電能力等 等。ESD事件到來時，在內部電路被損壞之前，保護電路必須啟動，將電 荷釋放；電荷釋放的越快，則保護能力越強。 發明內容本發明所要解決的技術問題是提供一種高電壓I/O Buffer電路結構， 該電路結構能提高ESD保護能力。為解決上述技術問題，本發明提供一種高電壓I/O Buffer電路結構， 該電路結構輸入輸出端的ESD保護部分採用二級保護電路結構，電源和地 之間採用ESD箝位電路；第一級保護電路結構為輸入輸出端PAD接在NM0S電晶體麗l、 PMOS 電晶體MP1的漏極，其中麗0S電晶體麗l的源極接地，醒0S電晶體,1 的柵極接函OS電晶體麗2的漏極，麗0S電晶體麗2的源極接地，麗0S 電晶體MN2的柵極通過電阻Rl接電源；PM0S電晶體MP1的源極接電源， PM0S電晶體MP1的柵極接PM0S電晶體MP2的漏極，PM0S電晶體MP2的源 極接電源，PM0S電晶體MP2的柵極通過電阻R2接地；第二級保護電路結構為輸入輸出端PAD與電阻R3串聯後接在NMOS 電晶體,3的漏極，腿0S電晶體,3的源極接地，其柵極通過電阻R4接 地；電源和地之間的ESD箝位電路結構為電源經過電阻R6，接到PM0S 電晶體MP3的源極，PM0S電晶體MP3的柵極通過電阻R7接地，PMOS晶體 管MP3的漏極接到麗0S電晶體麗5的柵極，麗0S電晶體麗5的源極和漏 極接地，作為一個電容使用；同時，PMOS電晶體MP3的漏極通過一個反
相器接到麗0S電晶體麗4的柵極，麗OS電晶體麗4的漏極通過電阻R5接電源，麗0S電晶體麗4的源極接地。所述的麗OS電晶體和PMOS電晶體是耐高壓增強型的。 和現有技術相比，本發明具有以下有益效果通過採用二級保護和箝位電路，本發明提供了一種高ESD保護能力的高壓I/O Buffer電路結構，其具有結構簡單，容易實現，保護能力高的特點。ESD測試結果達到了8000V。
圖1是現有的ESD的HBM模型的示意圖；圖2是現有的I/O Buffer電路結構示意圖；圖3是本發明高電壓I/O Buffer電路結構的示意圖；圖4是本發明高電壓I/O Buffer電路結構的輸入輸出的二級保護電 路結構示意圖；圖5是圖4中第一級保護電路的工作原理示意圖；圖6是圖4中第二級保護電路的工作原理示意圖；圖7是本發明高電壓I/O Buffer電路結構的電源和地之間的箝位電 路結構示意圖。
具體實施方式
下面結合附圖和實施例對本發明作進一步詳細的說明。 如圖3所示，本發明採用高壓CMOS工藝，使用輸入輸出的二級ESD 保護電路以及電源和地之間的箝位電路，提高I/O Buffer的ESD保護能 力。該電路採用3個PMOS電晶體，5個NM0S電晶體和7個電阻。 輸入輸出的二級保護電路結構如圖4所示，第一級包括由PM0S晶體 管MP1、 MP2，麗0S電晶體麗1、麗2，電阻R1、 R2組成的主要保護電路， 其中麗OS電晶體MN1和PM0S電晶體MP1是ESD保護管，提供電荷釋放的 通路，麗0S電晶體MN1、 ,2， PM0S電晶體MP1、 MP2，電阻R1、 R2組成 動態浮動柵結構，為第一級保護；第二級包括NM0S電晶體MN3，電阻R3、 R4，其在第一級保護電路啟動之前起保護作用，麗OS電晶體麗3，電阻 R3、 R4組成柵極耦合結構，為第二級保護。第一級保護電路的工作原理如圖5所示。Dnl和Dpi是寄生二極體， Cnl、 Cn2、 Cpl和Cp2是寄生電容。當VSS接地，如果PAD上有負的ESD電壓，則寄生二極體Dnl導通， 電流通過寄生二極體Dnl流到地；如果PAD上有正的ESD電壓，則寄生二 極管Dpl導通，將VDD拉至高電壓，並通過電阻Rl給寄生電容Cn2充電， 在寄生電容Cn2上的電壓達到麗OS電晶體MN2的閾值電壓之前，畫OS晶 體管麗2保持關斷，即麗0S電晶體麗1的柵極保持浮動狀態。同時，ESD 電壓通過寄生電容Cnl把麗OS電晶體麗l的柵極電壓拉高，麗OS電晶體 MN1導通，為ESD電流提供到地的通路。當VDD接地，如果PAD上有正的ESD電壓，則寄生二極體Dpl導通， 電流通過寄生二極體Dpi流到地；如果PAD上有負的ESD電壓，則寄生二 極管Dnl導通，將VSS拉至負電壓，並通過電阻R2給寄生電容Cp2充電， 在寄生電容Cp2上的電壓達到PMOS電晶體MP2的閾值電壓之前，PMOS晶 體管MP2保持關斷，即PM0S電晶體MP1的柵極保持浮動狀態。同時，ESD 電壓通過寄生電容Cpl把PMOS電晶體MP1的柵極電壓拉低，PMOS電晶體MP1導通，為ESD電流提供到地的通路。第二級保護電路的工作原理如圖6所示。Dn3是寄生二極體，Cn3是 寄生電容。當VSS接地，如果PAD上有負的ESD電壓，則寄生二極體Dn3 導通，電流通過寄生二極體Dn3流到地；如果PAD上有正的ESD電壓，則 通過寄生電容Cn3把麗0S電晶體麗3的柵極電壓拉高，麗0S電晶體麗3 導通，為ESD電流提供到地的通路。VDD和VSS之間的箝位電路如圖7所示。Dn4是寄生二極體，NM0S晶 體管MN5結成電容形式。箝位電路在I/0 Buffer內部提供從電源到地的 ESD放電迴路。當VDD到VSS之間有負的ESD電壓時，寄生二極體Dn4導 通，為ESD電流提供到地的通路；當VDD到VSS之間有正的ESD電壓時， PM0S電晶體MP3導通，通過電阻R6給國0S電晶體MN5充電，在充電初 期，VA為低電平，VB為高電平，麗OS電晶體麗4導通，ESD電流通過麗OS 電晶體MN4流到地。電阻R5的作用是限制麗OS電晶體麗4通過的電流， 及時啟動Power Buffer (電源緩衝)和Ground Buffer (地緩衝)的ESD 保護電路。在正常工作狀態下，畫OS電晶體MN5的充電速度比VDD上升 速度快很多，VA始終為高電平，VB為低電平，NM0S電晶體麗4關斷，此 時內部電路正常工作。
權利要求
1、一種高電壓I/O Buffer電路結構，其特徵在於該電路結構輸入輸出端的ESD保護部分採用二級保護電路結構，電源和地之間採用ESD箝位電路；第一級保護電路結構為輸入輸出端PAD接在NMOS電晶體MN1、PMOS電晶體MP1的漏極，其中NMOS電晶體MN1的源極接地，NMOS電晶體MN1的柵極接NMOS電晶體MN2的漏極，NMOS電晶體MN2的源極接地，NMOS電晶體MN2的柵極通過電阻R1接電源；PMOS電晶體MP1的源極接電源，PMOS電晶體MP1的柵極接PMOS電晶體MP2的漏極，PMOS電晶體MP2的源極接電源，PMOS電晶體MP2的柵極通過電阻R2接地；第二級保護電路結構為輸入輸出端PAD與電阻R3串聯後接在NMOS電晶體MN3的漏極，NMOS電晶體MN3的源極接地，其柵極通過電阻R4接地；電源和地之間的ESD箝位電路結構為電源經過電阻R6，接到PMOS電晶體MP3的源極，PMOS電晶體MP3的柵極通過電阻R7接地，PMOS電晶體MP3的漏極接到NMOS電晶體MN5的柵極，NMOS電晶體MN5的源極和漏極接地，作為一個電容使用；同時，PMOS電晶體MP3的漏極通過一個反相器接到NMOS電晶體MN4的柵極，NMOS電晶體MN4的漏極通過電阻R5接電源，NMOS電晶體MN4的源極接地。
2、 如權利要求1所述的高電壓I/0 Buffer電路結構，其特徵在於: 所述的NMOS電晶體和PMOS電晶體是耐高壓增強型的。
全文摘要
本發明公開了一種高電壓I/O Buffer電路結構，該電路結構的輸入輸出端的ESD保護部分採用二級保護電路結構，且在電源和地之間採用本地的ESD箝位電路。本發明能提高I/O Buffer電路的ESD保護能力，具有結構簡單，容易實現，保護能力高的特點。
文檔編號H01L23/58GK101102040SQ200610028678
公開日2008年1月9日 申請日期2006年7月6日 優先權日2006年7月6日
發明者濤 陳 申請人:上海華虹Nec電子有限公司