一種訪問控制方法和系統及主控板的製作方法
2023-04-23 13:45:46 6
專利名稱：一種訪問控制方法和系統及主控板的製作方法
技術領域：
本發明涉及電子電路領域，尤其涉及ー種訪問控制方法和系統及主控板。
背景技術：
為了同時滿足不同用戶、不同業務的需求，多種設備設計了插卡式，旨在針對不同用戶和業務的分類進行資源配置。中央處理單元(CPU)與晶片是板間通信的，即CPU與晶片位於不同的板卡上，常用的是兩種一種是多中央處理單元(多CPU)，進行分布式控制。通常主控板上具有中央處理単元(CPU)，業務板上也具有中央處理單元(CPU)。兩者的通信採用各種通信協議進行交互。另ー種是單中央處理單元(單CPU)。只有主控板上具有中央處理單元(單CPU)，業務板沒有中央處理單元(CPU)。前者根據後者的類型，因而知道後者的地址範圍，直接訪問後者。第一種方案由於採用了多中央處理單元(多CPU)，進行分布式控制。系統龐大，協議複雜，成本高。第二種方案採用了單中央處理單元(單CPU)，系統較為簡單，不需要CPU之間的通信協議，成本低。因此在ー些小型設備中常用到第二種方案。在採用第二種方案時，由於業務板會根據不同用戶，不同業務進行選擇，可能隨時進行替換，整個設備不能斷電操作，因此就需要實現業務板的熱插拔功能。但是業務板的插拔，在時間上是隨機的。如在拔掉業務板時(前)不進行有效處理，而直接將業務板拔出，而且此時主控板上的中央處理單元(CPU)正在訪問被拔掉的業務板晶片，就會造成因主控板上中央處理單元(CPU)的讀或寫周期不完整，導致「死機」問題，有可能會使整個系統帶來災難性後果。通常的解決方法是在拔掉業務板時(前)，必須人為先向主控板發送業務板要拔出的指令，使主控板停止訪問業務板，之後拔出業務板。通常指令不限於軟體的配置命令，也可以是拔碼、按鍵等控制按鈕。但是這樣做會增加軟體的額外配置或者在設備的硬體上増加各種按鈕。而使設備複雜化，操作繁瑣，也容易產生誤操作。
發明內容
本發明提供ー種訪問控制方法和系統及主控板，要解決的技術問題是如何實現晶片的熱插拔。為解決上述技術問題，本發明提供了如下技術方案ー種訪問控制方法，CPU與晶片位於不同板卡上，所述方法包括在CPU訪問晶片過程中，如果檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問，則將所述第一應答信號調整為能夠指示CPU結束訪問的第二應答信號，並將第二應答信號發送給CPU。優選的，所述訪問控制方法還具有如下特點所述檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問，包括在CPU向晶片發送請求後所經過的時間達到預先設置的門限後，第一應答信號的電平仍未發生變化；或者，第一應答信號的脈衝寬度不能使CPU採樣得到用於指示結束訪問的信號。優選的，所述訪問控制方法還具有如下特點所述門限大於最大正常訪問周期。優選的，所述訪問控制方法還具有如下特點所述門限為最大正常訪問周期的I. 2倍以上。優選的，所述訪問控制方法還具有如下特點對所述應答信號進行調整包括在CPU向晶片發送請求後所經過的時間達到預先設置的門限後，產生ー電平與第ー應答信號的電平相反的第三應答信號，對所述第三應答信號和第一應答信號進行「與」操作，得到第二應答信號；如果第一應答信號的脈衝寬度不能使CPU採樣得到用於指示結束訪問的信號，則對所述第一應答信號進行脈衝加寬處理，得到第二應答信號。優選的，所述訪問控制方法還具有如下特點脈衝加寬處理對第一應答信號所產生延時的時間為整數倍的CPU的時鐘周期。優選的，所述訪問控制方法還具有如下特點脈衝加寬處理對第一應答信號所產生延時的時間為2至5個CPU的時鐘周期。ー種訪問控制裝置，包括調整模塊，用於在CPU訪問晶片過程中，如果檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問，則將所述第一應答信號調整為能夠指示CPU結束訪問的第
ニ應答信號；發送模塊，用於將第二應答信號發送給CPU。優選的，所述訪問控制裝置還具有如下特點所述調整模塊包括計時單元，與CPU的時鐘信號線和片選信號線相連，用於在檢測到CPU向晶片發送訪問請求時，對本次的訪問進行計時，並在計時得到的時間超過預先設定的門限時，啟動信號產生單兀；所述信號產生單元，與所述計時単元相連，用於產生一電平與第一應答信號電平相反的第三應答信號；信號合成単元，與所述信號產生單元相連，且通過CPU的應答信號線與晶片和CPU相連，用於對所述第三應答信號和晶片輸出的高電平的第一應答信號進行「與」操作，得到
第二應答信號。優選的，所述訪問控制裝置還具有如下特點所述計時単元所使用的門限大於最大正常訪問周期。優選的，所述訪問控制裝置還具有如下特點所述門限為最大正常訪問周期的I. 2倍以上。優選的，所述訪問控制裝置還具有如下特點所述信號合成単元和晶片之間的應答信號線連接有上拉電阻。優選的，所述訪問控制裝置還具有如下特點所述調整模塊包括一個或多個異步
清零單元，其中所述異步清零単元，與CPU的總線相連，且通過CPU的應答信號線與晶片和CPU相連，用於對晶片輸出的第一應答信號進行異步清零處理，其中所述異步清零単元與晶片之間的應答信號線連接有上拉電阻。優選的，所述訪問控制裝置還具有如下特點所述調整模塊中異步清零單元對第ー應答信號所產生延時的時間為整數倍的CPU的時鐘周期。優選的，所述訪問控制裝置還具有如下特點所述調整模塊中異步清零單元對第ー應答信號所產生延時的時間為2至5個CPU的時鐘周期。優選的，所述訪問控制裝置還具有如下特點所述異步清零單元為D觸發器。一種主控板，包括CPU和上文所述的訪問控制裝置。本發明提供的方法、系統和主控板，在拔掉業務板時，通過晶片反饋的應答信號進行調整，消除主控板中央處理單元CPU出現的異常現象，實現業務板的熱插抜。
圖I為本發明提供的訪問控制方法實施例的流程示意圖；圖2為本發明實施例一的應用場景中CPU正常訪問的時序圖；圖3為本發明實施例一的應用場景中CPU對晶片讀或寫操作期間，對業務板進行拔出時的時序圖；圖4為本發明實施例一中訪問控制方法實施例的信號示意圖；圖5為本發明實施例ニ的應用場景中CPU正常訪問的時序圖；圖6為本發明實施例ニ的應用場景中CPU對晶片讀或寫操作期間，對業務板進行拔出時的時序圖；圖7為本發明實施例ニ提供的訪問控制方法實施例的信號示意圖；圖8為本發明實施例ニ中D觸發器的連接示意圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖及具體實施例對本發明作進ー步的詳細描述。需要說明的是，在不衝突的情況下，本申請中的實施例及實施例中的特徵可以相互任意組合。圖I為本發明提供的訪問控制方法實施例的流程示意圖。圖I所示方法實施例，CPU與晶片位於不同板卡上，包括步驟101、在CPU訪問晶片過程中，如果檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問，則將所述第一應答信號調整為能夠指示CPU結束訪問的第二應答信號；步驟102、將第二應答信號發送給CPU。本發明提供的方法，在拔掉業務板時，通過晶片反饋的應答信號進行調整，消除主控板中央處理單元CPU出現的異常現象，實現業務板的熱插拔。
實施例一本實施例中所使用的應用場景如下主控板中央處理單元(CPU)發送片選信號，被訪問的晶片對該片選信號的應答信號為TA信號,表不數據傳送完成的應答。對於CPU而言,一次訪問所花費的時間為從CPU發出片選信號到收到所訪問的晶片反饋的TA信號之間的這段時間，即通常所說的正常訪問周期。其中圖2為本發明實施例一的應用場景中CPU正常訪問的時序圖；由該圖可以看出，該應用場景中，片選信號為低電平時有效，相反，片選信號為高電平時無效。TA信號為低電平時有效,相反，TA信號為高電平時無效。圖3為本發明實施例一的應用場景中CPU對晶片讀或寫操作期間，對業務板進行拔出時的時序圖。通過與圖3對比可知，TA信號一直為高電平，使得CPU無法結束訪問。因此對於上述應用場景，需要做的是在CPU對晶片讀或寫操作期間，對業務板進行拔出時的時序圖與圖3—致。圖4為本發明實施例ニ中訪問控制方法實施例的信號示意圖。其中本實施例包括步驟AOl A07，具體如下步驟A01、主控板中的CPU輸出給被訪問晶片的片選信號，其中所述片選信號為低電平，以進行對業務板晶片進行讀或寫操作；步驟A02、主控板中的計時器在檢測到CPU輸出所述片選信號後，使用中央處理單元的時鐘開始對本次訪問所用的時間進行計時，相反，如果所述片選信號為高電平，則計數
值清零。步驟A03、計時器判斷記錄的時間是否大於預先設定的門限，如果超過所述門限，則啟動主控板中的信號產生器；上述門限值為大於最大正常訪問周期的時間，即計時得到的時間大於該門限吋，就表示CPU有可能會出現死機的情況，因此啟動所述信號產生器。優選的，該門限的大小為最大正常訪問周期的I. 2倍以上。如果在正常工作時，計時器所記錄的時間不會達到該門限，即信號產生器不會啟動，相應的TA』信號始終輸出為高，而一旦超出該門限，就表示有可能已經出現了在CPU對晶片讀或寫操作期間晶片被拔出的情況，那麼在該場景下CPU不會收到低電平的TA信號，因此訪問就不能結束。所以在這種情況下就需要進行調整，使得發送給CPU的TA信號的電平為低電平，以觸發CPU結束本次訪問操作。步驟A04、信號產生器輸出ー低電平的TA』信號給信號合成器，其中所述信號合成器與被訪問的晶片相連。步驟A05、信號合成器對信號產生器輸出的TA』信號和被訪問的晶片上的TA」信號進行「與」操作，得到TA信號；具體來說，信號產生器的低電平的TA』信號和業務板輸出的高電平的TA」信號進行「與」操作後，產生ー低電平的TA信號給主控板的CPU，結束此次讀或寫操作。步驟A06、信號合成器發送所述TA信號給CPU ；步驟A07、CPU在得到所述TA信號後，結束本次訪問。
對於步驟A05 A07，當業務板正常工作時，信號產生器的TA』信號為高，即為1，業務板輸出的TA」信號為低，即為0，信號合成器對上述兩個信號進行「與」操作後，結果得到的TA信號為低電平，送給主控板中央處理單元(CPU)，可以使CPU正常工作結束本次訪問。即，雖然増加了上述元器件，但並不影響CPU的正常訪問操作。當CPU對晶片讀或寫操作期間，在晶片被拔出後，晶片輸出TA」信號的接ロ處於懸
空狀態，因此，使得TA」信號為高電平；而另一方面，在計時器記錄的時間達到門限且未檢測到低電平的TA信號的條件下，則計時器觸發信號產生器產生ー低電平的TA』信號給信號合成器，在信號合成器收到低電平的TA』信號和高電平的TA」信號後，對上述兩個信號進行「與」操作時，得到一低電平的TA信號，送給主控板的CPU，從而使CPU結束本次訪問嗎，即在晶片被拔出時，避免了 CPU的超吋「死機」的問題。優選的，在晶片被拔出吋，由於晶片輸出TA」的接ロ處於懸空狀態，有可能因為外部的影響破壞懸空狀態，如使得TA」信號變為低電平，因此為了保證信號合成器接收的TA」信號在晶片拔出時電平的穩定，主控板上有一上拉電阻位於信號產生器與晶片之間，且與傳輸TA」信號的信號線相連。其中上文中的計時器、信號產生器以及信號合成器可以通過現場可編程門陣列(FPGA)或可編程邏輯器件(PLD)來實現。實施例ニ圖5為本發明實施例ニ的應用場景中CPU正常訪問的時序圖。在圖5所示時序圖中，CPU發送片選信號，晶片在收到片選信號後，輸出ー應答信號READY信號，其中READY信號的脈衝為ー負脈衝，CPU對該負脈衝進行採樣，得到nEWAIT信號，結束本次訪問。圖6為本發明實施例ニ的應用場景中CPU對晶片讀或寫操作期間，對業務板進行拔出時的時序圖。通過與圖5對比可知，在被拔出後，輸出該READY信號的接ロ處於懸空狀態，且維持有一定數值的電流，因此該READY信號一直為低電平，因此，就沒有出現圖5所示的負脈衝的情況，CPU無法從READY信號採樣得到nEWAIT信號，也就無法結束本次訪問。因此，對於上述應用場景，需要做的是首先要將READY信號的電平拉回高電平，這樣才能產生負脈衝，然後保證該READY信號的負脈衝寬度足夠寬，即寬到CPU能夠採樣得至IJ nEWAIT信號的程度。圖7為本發明實施例ニ提供的訪問控制方法實施例的信號示意圖。圖7所示方法實施例中。本實施例包括步驟BOl B04,具體如下步驟B01、在CPU訪問晶片過程中，如果晶片反饋的READY信號的脈衝寬度不能使CPU採樣得到用於指示結束訪問的信號，nEWAIT生成器獲取READY信號；其中，主控板上有一上拉電阻位於nEWAIT生成器與晶片之間，且與傳輸READY信號的信號線相連；具體來說，依照上拉電阻的特性，即將不確定的信號通過ー個電阻嵌位在高電平，因此，在晶片依照片選信號進行讀或寫的過程中，由於READY信號是確定的低電平，就不會產生將其拉高，因此不會影響晶片的正常工作；另外，一旦晶片被拔出，READY信號的電平就變為不確定的了，通過該上拉電阻，使得READY信號的電平變為穩定的高電平，但需要使READY信號有ー個合理的負脈衝，就需要執行步驟B02。
步驟B02、nEWAIT生成器對READY信號進行異步清零，得到一加寬的負脈衝；步驟B03、nEWAIT生成器將脈衝加寬後的READY信號發送給CPU。步驟B04、CPU對脈衝加寬後的READY信號進行採樣，得到nEWAIT信號，從而結束本次訪問。由此可以看出，在晶片被拔出後，雖然READY信號變窄了，但通過進行脈衝加寬處理，可以使的READY信號恢復成晶片未被拔出時READY信號，從而使CPU能夠檢測到該信號，進而結束訪問。而當業務板上晶片正常工作吋，並不 對READY信號進行脈衝加寬處理，從而不影響CPU的採樣工作。對於步驟B02需要說明的是，脈衝加寬操作僅在READY為高電平時進行，即通過相應的ー個或多個元器件串聯起來進行異步清零操作。以D觸發器實現異步清零為例，當業務板上晶片正常工作吋，晶片輸出的READY信號為低電平，D觸發器不進行異步清零操作，僅會對READY信號進行採樣和延時處理，由於採樣和延時處理不會影響脈衝的寬度，從而不會影響CPU的採樣結果，因此在送給主控板的CPU吋，CPU仍能從READY信號得到結束本次訪問的nEWAIT信號，即在晶片未被拔出吋，並不影響CPU的正常訪問；而相對應的，一旦晶片被拔出，晶片上READY信號為高電平，D觸發器會對READY信號進行異步清零操作，從而加寬負脈衝的寬度，以使得在拔出業務卡吋，不存在READY負脈衝過窄，CPU時鐘採樣不到的情況。需要說明的是，此處僅以nEWAIT生成器ー個或多個D觸發器為例進行說明，但不限於此，現有技術中能夠實現異步清零的元件都適用於本發明，此處不再一一舉例。圖8為本發明實施例ニ中D觸發器的連接示意圖。其中nCLR信號是做對異步清零操作進行控制的，本實施例中，設置當nCLR信號的電平為低時，將把D觸發器的輸出置零，反之亦然，而nCLR信號的電平是由READY信號決定的，參見上文可以看出，READY信號的電平為高時，進行異步清零，READY信號的電平為低時，不進行異步清零。而D觸發器延時的拍數需要根據CPU的參數信息確定(可參見CPU手冊)，應為CPU的時鐘周期的整數倍，如選擇2-5個時鐘周期。通過CPU時鐘的採樣和D觸發器的處理後，可以滿足nEWAIT的時序要求。使CPU結束讀或寫操作，從而避免了主控板的中央處理單元(CPU)在無法檢測到nEWAIT信號的條件下出現「死機」的問題。對於本實施例，由於CPU通過對READY信號的負脈衝採樣的結果確定是否結束訪問的，因此，異步清零操作僅在READY信號為高電平時觸發，即，異步清零操作是根據READY信號的電平來決定的；當然，同理，如果CPU通過對READY信號的正脈衝採樣的結果確定是否結束訪問的，因此，異步清零操作僅在READY信號為低電平時觸發。通過上述的方法就可以在拔掉業務板時，消除主控板中央處理單元(CPU)出現的異常現象，實現業務板的熱插抜。需要說明的是，檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問應理解為晶片反饋的信號不是CPU手冊中記載的結束CPU訪問的信號。其中CPU手冊是規定CPU的參數信息的工具書，是由生產該CPU的廠家定義的，因此在結束CPU訪問時，會出現有不同的方式，如定義高電平時為有效的能夠結束CPU訪問的信號的等，但只要晶片反饋的信號不符合該CPU手冊中的記載，就可以使用上述方法進行處理，因此，本發明並不局限於上述實施例。與上述方法對應的，本發明還提供ー種訪問控制裝置，CPU與晶片位於不同板卡上，包括調整模塊，用於在CPU訪問晶片過程中，如果檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問，則將所述第一應答信號調整為能夠指示CPU結束訪問的第
ニ應答信號；發送模塊，用於將第二應答信號發送給CPU。優選的，所述調整模塊包括計時單元，與CPU的時鐘信號線和片選信號線相連，用於在檢測到CPU向晶片發送訪問請求時，對本次的訪問進行計時，並在計時得到的時間超過預先設定的門限時，啟動信
號產生器；所述信號產生單元，與所述計時単元相連，用於產生一電平與第一應答信號電平相反的第三應答信號；信號合成単元，與所述信號產生單元相連，且通過CPU的應答信號線與晶片和CPU相連，用於對所述第三應答信號和晶片輸出的高電平的第一應答信號進行「與」操作，得到
第二應答信號。其中，所述計時単元所使用的門限大於最大正常訪問周期。其中，所述門限為最大正常訪問周期的I. 2倍以上。其中，所述信號合成単元和晶片之間的應答信號線連接有一上拉電阻。優選的，所述調整模塊包括一個或多個異步清零単元，其中所述異步清零単元，與CPU的總線相連，且通過CPU的應答信號線與晶片和CPU相連，用於對晶片輸出的第一應答信號進行異步清零處理，其中，所述異步清零単元與晶片之間的應答信號線連接有一上拉電阻。其中，所述調整模塊中異步清零單元對第一應答信號所產生延時的時間為整數倍的CPU的時鐘周期。其中，所述調整模塊中異步清零單元對第一應答信號所產生延時的時間為2至5個CPU的時鐘周期。其中，所述異步清零單元為D觸發器。本發明提供的裝置，在拔掉業務板時，通過晶片反饋的應答信號進行調整，消除主控板中央處理單元CPU出現的異常現象，實現業務板的熱插拔。另外，本發明還還提供一種主控板，其特徵在於，包括CPU和上文任一所述的訪問控制裝置。本發明提供的主控板，在拔掉業務板時，通過晶片反饋的應答信號進行調整，消除主控板中央處理單元CPU出現的異常現象，實現業務板的熱插拔。以上所述，僅為本發明的具體實施方式
，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以權利要求所述的保護範圍為準。
權利要求
1.ー種訪問控制方法,其特徵在於，CPU與晶片位於不同板卡上,所述方法包括 在CPU訪問晶片過程中，如果檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問，則將所述第一應答信號調整為能夠指示CPU結束訪問的第二應答信號，並將第ニ應答信號發送給CPU。
2.根據權利要求I所述的方法，其特徵在於，所述檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問，包括 在CPU向晶片發送請求後所經過的時間達到預先設置的門限後，第一應答信號的電平仍未發生變化；或者， 第一應答信號的脈衝寬度不能使CPU採樣得到用於指示結束訪問的信號。
3.根據權利要求2所述的方法，其特徵在於，所述門限大於最大正常訪問周期。
4.根據權利要求3所述的方法，其特徵在於，所述門限為最大正常訪問周期的I.2倍以上。
5.根據權利要求2所述的方法，其特徵在於，對所述應答信號進行調整包括 在CPU向晶片發送請求後所經過的時間達到預先設置的門限後，產生ー電平與第一應答信號的電平相反的第三應答信號，對所述第三應答信號和第一應答信號進行「與」操作，得到第二應答信號； 如果第一應答信號的脈衝寬度不能使CPU採樣得到用於指示結束訪問的信號，則對所述第一應答信號進行脈衝加寬處理，得到第二應答信號。
6.根據權利要求5所述的裝置，其特徵在於，脈衝加寬處理對第一應答信號所產生延時的時間為整數倍的CPU的時鐘周期。
7.根據權利要求6述的裝置，其特徵在於，脈衝加寬處理對第一應答信號所產生延時的時間為2至5個CPU的時鐘周期。
8.ー種訪問控制裝置，其特徵在於，包括 調整模塊，用於在CPU訪問晶片過程中，如果檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問，則將所述第一應答信號調整為能夠指示CPU結束訪問的第二應答信號； 發送模塊，用於將第二應答信號發送給CPU。
9.根據權利要求8所述的裝置，其特徵在於，所述調整模塊包括 計時單元，與CPU的時鐘信號線和片選信號線相連，用於在檢測到CPU向晶片發送訪問請求時，對本次的訪問進行計時，並在計時得到的時間超過預先設定的門限時，啟動信號產生単元； 所述信號產生單元，與所述計時単元相連，用於產生一電平與第一應答信號電平相反的第三應答信號； 信號合成単元，與所述信號產生單元相連，且通過CPU的應答信號線與晶片和CPU相連，用於對所述第三應答信號和晶片輸出的高電平的第一應答信號進行「與」操作，得到第ニ應答信號。
10.根據權利要求9所述的裝置，其特徵在於，所述計時単元所使用的門限大於最大正常訪問周期。
11.根據權利要求10所述的裝置，其特徵在於，所述門限為最大正常訪問周期的I.2倍以上。
12.根據權利要求11所述的裝置，其特徵在於，所述信號合成単元和晶片之間的應答信號線連接有上拉電阻。
13.根據權利要求8所述的裝置，其特徵在於，所述調整模塊包括一個或多個異步清零單元，其中 所述異步清零単元，與CPU的總線相連，且通過CPU的應答信號線與晶片和CPU相連，用於對晶片輸出的第一應答信號進行異步清零處理，其中所述異步清零単元與晶片之間的應答信號線連接有上拉電阻。
14.根據權利要求13所述的裝置，其特徵在於，所述調整模塊中異步清零單元對第一應答信號所產生延時的時間為整數倍的CPU的時鐘周期。
15.根據權利要求14述的裝置，其特徵在於，所述調整模塊中異步清零單元對第一應答信號所產生延時的時間為2至5個CPU的時鐘周期。
16.根據權利要求13所述的裝置，其特徵在於，所述異步清零單元為D觸發器。
17.一種主控板，其特徵在於，包括CPU和如權利要求8至16任一所述的訪問控制裝置。
全文摘要
本發明提供一種訪問控制方法和系統及主控板。所述方法，CPU與晶片位於不同板卡上，包括在CPU訪問晶片過程中，如果檢測到晶片對CPU訪問反饋的第一應答信號無法指示CPU結束訪問，則將所述第一應答信號調整為能夠指示CPU結束訪問的第二應答信號，並將第二應答信號發送給CPU。
文檔編號G06F13/14GK102855204SQ20121029231
公開日2013年1月2日 申請日期2012年8月16日 優先權日2012年8月16日
發明者齊建明 申請人:瑞斯康達科技發展股份有限公司