一種比較器的製作方法
2023-04-24 00:46:31
專利名稱：一種比較器的製作方法
技術領域：
本發明涉及電路設計領域，特別是涉及一種比較器。背景技術：
比較器是集成電路中常用的電路模塊，其功能是比較輸入端的信號差異，輸出離散的高或者低的信號。請參考圖1所示，其為現有技術中比較器的結構框圖，所述比較器包括正相輸入端VIN+、反相輸入端VIN-和輸出端V0UT。請參考圖2所示，其為圖1所示比較器理想的傳輸曲線圖，其中橫坐標為VIN+-VIN-，縱坐標為所述輸出信號VOUT，VOH為輸出信號VOUT的高電平信號值，VOL為輸出信號VOUT的低電平信號值。當正相輸入電壓VIN+ 大於反相輸入電壓VIN-時，比較器輸出信號VOUT為高電平信號VOH ；當正相輸入電壓VIN+ 小於反相輸入電壓VIN-時，比較器輸出信號VOUT為低電平信號VOL ；當正相輸入電壓VIN+ 等於反相輸入電壓VIN-時，比較器輸出信號VOUT實現翻轉。而在實際使用中，比較器的輸出信號VOUT在翻轉時存在延遲時間，所述延遲時間是比較器重要的動態特性之一，其定義為比較器的輸入激勵到輸出翻轉之間的時延，這個指標越小越好。請參考圖3，其為現有技術中的兩級比較器。所述兩級比較器中的輸入級電路310 包括 PM0S(P-channel Metal Oxide Semiconductor)電晶體 M3，PMOS 差分電晶體 Ml 和 M2， NMOS (N-channel Metal Oxide Semiconductor)電晶體 M6 和 M7。PMOS 差分電晶體 Ml 的源極與PMOS差分電晶體M2的源極相連，所述PMOS差分電晶體M3串聯在電源VCC和PMOS差分電晶體Ml的源極與PMOS差分電晶體M2的源極的連接節點之間。PMOS差分電晶體Ml的柵極為所述輸入級電路310的反相輸入埠 VIN_，PM0S電晶體M2的柵極為所述輸入級電路310的正相輸入埠 VIN+。NMOS電晶體M6的源極接地， 漏極接PMOS差分電晶體Ml的漏極，NMOS電晶體M7的源極接地，漏極接PMOS差分電晶體 M2的漏極。NMOS電晶體M6的柵極與NMOS電晶體M7的柵極相連，NMOS電晶體M6的柵極與其漏極相連。NMOS電晶體M7與PMOS差分電晶體M2的中間節點為所述輸入級電路310 的輸出端NETl。所述輸出級電路320包括串聯在電源和地之間的PMOS電晶體M4和NMOS電晶體 M8,NM0S電晶體M8的柵極為所述輸出級電路320的輸入端，其與所述輸入級電路310的輸出端NETl相連，PMOS電晶體M4和NMOS電晶體M8的中間節點為所述輸出級電路320的輸出端VOUT (即所述比較器的輸出端V0UT)。PMOS電晶體M3、M4和M5的源極與電源VCC相連，PMOS電晶體M3、M4和M5的柵極互連，並且PMOS電晶體M5的柵極與PMOS電晶體M5的漏極相連，PMOS電晶體M5的漏極接基準電流IBIAS。PMOS電晶體M3、M4和M5構成電流鏡。PMOS電晶體M3通過鏡像基準電流IBIAS而提供第一鏡像電流，可以稱PMOS電晶體M3為第一電流源。PMOS電晶體M4通過鏡像基準電流IBIAS提供第二鏡像電流，可以稱PMOS電晶體M4為第二電流源。請參考圖4所示，其為圖3中的兩級比較器各個信號的時間曲線圖。其橫坐標為時間T，縱坐標表示電壓值V。其分別表示輸入電壓VIN+和輸入電壓VIN-的時間曲線，輸入級電路310的輸出NETl和比較器的輸出VOUT的時間曲線圖。結合圖3和圖4可知，在比較器的輸出信號VOUT由高電平信號向低電平信號翻轉前由於輸入電壓VIN+大於輸入電壓 VIN-, PMOS差分電晶體M2的電流小於PMOS差分電晶體Ml的電流，PMOS差分電晶體Ml的電流等於NMOS電晶體M5的電流，且NMOS電晶體M7鏡像NMOS電晶體M5的電流，因此，使得第一輸入級的輸出端NETl輸出低電平0V。當比較器輸入電壓VIN+與VIN-的差逐漸減小至電壓相同時，比較器應該開始翻轉，但NETl節點要從零電平上升到NMOS電晶體M8的閾值電壓才能使比較器的輸出VOUT翻轉。這段時間與PMOS差分電晶體Ml和M2的尾電流大小即PMOS電晶體M3的電流大小和NETl節點的寄生電容有關，這段時間也是比較器延遲時間的重要組成部分。在低功耗應用中，若差分輸入對的尾電流較小，則這段時間會更長， 導致比較器的延遲時間更長，這是大多數應用不希望看到的。因此，有必要提出一種改進的技術方案來解決上述問題。
發明內容本發明的目的在於提供一種比較器，其可以縮短比較器的延遲時間，從而提高比較器的翻轉速度。為了實現上述目的，本發明提出一種比較器，其包括輸入級電路和輸出級電路。所述輸入級電路包括有第一輸入端、第二輸入端和輸出端，在第一輸入端的電壓等於第二輸入端的電壓時，所述輸出端上的電壓發生翻轉。所述輸出級電路包括有一個輸入端和一個輸出端，該輸出級電路的輸入端接所述輸入級電路的輸出端，在所述輸入級電路的輸出端上的電壓發生翻轉時，所述輸出級電路的輸出端上的電壓也發生翻轉。所述比較器還包括鉗位電路，所述鉗位電路連接在所述輸入級電路的輸出端和所述輸出級電路的輸出端之間，用於將所述輸入級電路的輸出端的電壓的最低值鉗位於第一電壓閾值或將所述輸入級電路的輸出端的電壓的最高值鉗位於第二電壓閾值。進一步的，所述鉗位電路包括有連接在所述輸入級電路的輸出端和所述輸出級電路的輸出端之間的鉗位開關，在所述輸出級電路的輸出端的電壓為高電平時，所述鉗位開關管導通以將所述輸入級電路的輸出端的電壓的最低值鉗位於第一電壓閾值，在所述輸出級電路的輸出端的電壓為低電平時，所述鉗位開關管截止。所述鉗位電路還包括有與所述鉗位開關串聯的鉗位電阻。更進一步的，所述輸入級電路包括第一電流源、第一 PMOS差分電晶體、第二 PMOS 差分電晶體、第一 NMOS電晶體、第二 NMOS電晶體，第一 PMOS差分電晶體的源級與第二 PMOS 差分電晶體的源級相連，所述第一電流源串聯在電源和第一 PMOS差分電晶體的源級與第二 PMOS差分電晶體的源級的連接節點之間，第一 PMOS差分電晶體的柵極為所述輸入級電路的第一輸入端，第二 PMOS差分電晶體的柵極為所述輸入級電路的第二輸入端，第一 NMOS 電晶體的源級接地，漏極接第一 PMOS差分電晶體的漏極，第二 NMOS電晶體的源級接地，漏極接第二 PMOS差分電晶體的漏極，第一 NMOS電晶體的柵極與第二 NMOS電晶體的柵極相連，第一 NMOS電晶體的柵極與第一 NMOS電晶體的漏極相連，第二 NMOS電晶體與第二 PMOS 差分電晶體的中間節點為所述輸入級電路的輸出端。再進一步的，所述輸出級電路包括串聯在電源和地之間的第二電流源和第三NMOS 電晶體，第三NMOS電晶體的柵極為所述輸出級電路的輸入端，第二電流源和第三NMOS電晶體的中間節點為所述輸出級電路的輸出端。再進一步的，所述第一電流源包括串聯在電源和第一 PMOS差分電晶體的源級與第二 PMOS差分電晶體的源級的連接節點之間的第三PMOS電晶體，所述第三PMOS電晶體通過鏡像一個基準電流而提供第一鏡像電流，所述第二電流源包括串聯在電源和第三NMOS 電晶體之間的第四PMOS電晶體，所述第四PMOS電晶體通過鏡像一個基準電流而提供第二鏡像電流，所述鉗位開關為第五PMOS電晶體，該第五PMOS電晶體的柵極與第三PMOS電晶體的柵極和第四PMOS電晶體的柵極相連。進一步的，所述鉗位電路包括有連接在所述輸入級電路的輸出端和所述輸出級電路的輸出端之間的鉗位開關，在所述輸出級電路的輸出端的電壓為低電平時，所述鉗位開關管鉗位導通以將所述輸入級電路的輸出端的電壓的最高值鉗位於第二電壓閾值，在所述輸出級電路的輸出端的電壓為高電平時，所述鉗位開關管截止。進一步的，所述鉗位電路還包括有與所述鉗位開關串聯的鉗位電阻。更進一步的，所述鉗位開關為NMOS電晶體。與現有技術相比，在本發明中通過將比較器中的輸入級電路的輸出端的電壓的最低電壓或最高電壓進行鉗位，從而縮短比較器的延遲時間，進而提高比較器的翻轉速度。
為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其它的附圖。其中圖1為現有技術中比較器的結構框圖；圖2為圖1所示比較器理想的傳輸曲線圖；圖3為現有技術中的兩級比較器的電路示意圖；圖4為圖3所示兩級比較器各個信號的時間曲線圖；圖5為本發明中的兩級比較器在一個實施例中的電路示意圖；和圖6為圖5所示兩級比較器各個信號的時間波形與現有技術波形的對比示意圖。
具體實施方式為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖和具體實施方式
對本發明作進一步詳細的說明。本文中的「連接」、「相接」、「接至」等涉及到電性連接的詞均可以表示直接或間接電性連接。此處所稱的「一個實施例」或「實施例」是指可包含於本發明至少一個實現方式中的特定特徵、結構或特性。在本說明書中不同地方出現的「在一個實施例中」並非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。本發明提供了一種比較器，其包括輸入級電路、輸出級電路。所述輸入級電路包括有第一輸入端、第二輸入端和輸出端，在第一輸入端的電壓等於第二輸入端的電壓時，所述輸出端上的電壓發生翻轉。所述輸出級電路包括有一個輸入端和一個輸出端，該輸出級電路的輸入端接所述輸入級電路的輸出端，在所述輸入級電路的輸出端上的電壓發生翻轉時，所述輸出級電路的輸出端上的電壓也發生翻轉。本發明中的比較器的特別之處在於其還包括有鉗位電路。所述鉗位電路連接在所述輸入級電路的輸出端和所述輸出級電路的輸出端之間，用於將所述輸入級電路的輸出端的電壓的最低值鉗位於第一電壓閾值或將所述輸入級電路的輸出端的電壓的最高值鉗位於第二電壓閾值。在本發明中通過將比較器中的輸入級電路的輸出端的電壓在比較器翻轉前進行鉗位，從而縮短比較器的延遲時間，進而提高比較器的翻轉速度。請參考圖5所示，其為本發明中的比較器在一個實施例中的電路示意圖。 在本實施例中，所述比較器包括輸入級電路510、輸出級電路520和鉗位電路530。 所述輸入級電路510包括PMOS電晶體M3，PMOS差分電晶體Ml和M2，NMOS電晶體M6和M7。 PMOS差分電晶體Ml的源極與PMOS差分電晶體M2的源極相連，所述PMOS差分電晶體M3串聯在電源VCC和PMOS差分電晶體Ml的源極與PMOS差分電晶體M2的源極的連接節點之間。PMOS差分電晶體Ml的柵極為所述輸入級電路510的反相輸入埠 VIN_，PM0S電晶體M2的柵極為所述輸入級電路510的正相輸入埠 VIN+。NMOS電晶體M6的源極接地， 漏極接PMOS差分電晶體Ml的漏極，NMOS電晶體M7的源極接地，漏極接PMOS差分電晶體 M2的漏極。NMOS電晶體M6的柵極與NMOS電晶體M7的柵極相連，NMOS電晶體M6的柵極與其漏極相連。NMOS電晶體M7與PMOS差分電晶體M2的中間節點為所述輸入級電路510 的輸出端NETl。所述輸出級電路520包括串聯在電源和地之間的PMOS電晶體M4和NMOS電晶體 M8，NMOS電晶體M8的柵極為所述輸出級電路520的輸入端(其與所述輸入級電路510的輸出端NETl相連)，PMOS電晶體M4和NMOS電晶體M8的中間節點為所述輸出級電路520 的輸出端VOUT (即所述比較器的輸出端V0UT)。PMOS電晶體M3、M4和M5的源極與電源VCC相連，PMOS電晶體M3 |、M4和M5的柵極都與PMOS電晶體M5的漏極相連，PMOS電晶體M5的漏極接基準電流IBIAS。PMOS電晶體 M3、M4和M5構成電流鏡。PMOS電晶體M3通過鏡像基準電流IBIAS而提供第一鏡像電流， PMOS電晶體M3可以被稱為第一電流源。PMOS電晶體M4通過鏡像基準電流IBIAS提供第二鏡像電流，PMOS電晶體M4可以被稱為第二電流源。所述鉗位電路530包括有連接在所述輸入級電路510的輸出端NETl和所述輸出級電路520的輸出端VOUT之間的鉗位開關，在所述輸出級電路520的輸出端VOUT的電壓為高電平時，所述鉗位開關管導通以將所述輸入級電路510的輸出端NETl的電壓的最低值鉗位於第一電壓閾值，在所述輸出級電路520的輸出端VOUT的電壓為低電平時，所述鉗位開關管截止。在本實施例中，所述鉗位開關管為PMOS電晶體M9，所述鉗位電路530還包括與PMOS電晶體M9串聯的電阻R0，PMOS電晶體M9的襯底接電源VCC，其柵極與PMOS電晶體M3的柵極和PMOS電晶體M4的柵極相連。在輸入電壓VIN+大於輸入電壓VIN-時，PMOS電晶體M2的電流遠小於PMOS電晶體Ml的電流，PMOS差分電晶體Ml的電流等於NMOS電晶體M5的電流，且NMOS電晶體M7鏡像NMOS電晶體M5的電流。因此，使得所述輸入級電路510輸出端NETl的電壓較低，比較器輸出VOUT為高電平，PMOS電晶體M9導通，此時鉗位電路530上有電流流過。通過對電阻RO和PMOS電晶體M9的尺寸的適當選擇，使得鉗位電路530上的電流流到NMOS電晶體 M7上後，在節點NETl上產生的電壓的最小值接近但低於NMOS電晶體M8的閾值電壓，即將節點NETl上產生的電壓的最小值鉗位第一電壓閾值，該第一電壓閾值接近但低於NMOS電晶體M8的閾值電壓，比如比匪OS電晶體M8的閾值電壓低100mV。當輸入電壓VIN+下降到與輸入電壓VIN-電壓相等時，PMOS差分電晶體M2的電流也會增大，這樣輸入級電路510 的輸出端NETl的電壓就可以在較短的時間內上升到NMOS電晶體M8的閾值電壓之上，形成比較器輸出VOUT的最終翻轉，時延很短。電阻RO和PMOS電晶體M9共同作用產生某一適當的電流在比較器翻轉前(即由高電平向低電平翻轉前)注入NMOS電晶體M7上。電阻RO 既可以限制流過PMOS電晶體M9的電流，又可以在電流的作用下對PMOS電晶體M9產生襯偏效應，減小PMOS電晶體M9的電流，保證在比較器翻轉前NETl電壓不會使NMOS電晶體M8 導通。請參考圖6所示，其為圖5所示兩級比較器各個信號的時間波形與現有技術波形的對比圖。其分別示出輸入電壓VIN+和輸入電壓VIN-的時間曲線圖；現有技術中比較器的輸出信號V0UT_0LD和本發明中比較器的輸出信號V0UT_NEW的時間曲線圖；現有技術中比較器的輸入級電路510的輸出NET1_0LD和比較器的輸出V0UT_0LD的時間曲線圖；本發明中的比較器的輸入級電路510的輸出NET1_NEW和比較器的輸出V0UT_NEW的時間曲線圖。 從圖中可以看出，現有技術中在比較器翻轉時，比較器的輸入級電路510的輸出端NETl需要要從0電平上升到NMOS電晶體M8閾值電壓才能輸出翻轉；而本發明中，所述比較器翻轉時，所述比較器的輸出端NETl只需要從所述第一電壓閾值上升到M8閾值電壓就可使輸出翻轉，大大縮短了比較器的延遲時間。從圖六的仿真結果來看，本發明的比較器相對於現有技術，翻轉的延遲時間有所縮短。在低功耗設計中，如PMOS電晶體M3的電流較小，則本發明的優勢更為明顯。在另一個實施例中，所述鉗位電路530可以將電阻RO省略，PMOS電晶體M9的源極直接接比較器的輸出端V0UT，也可以起到相同的作用。本發明的原理是通過在兩級比較器中增加鉗位電路530，以使輸出級電路520的輸入端的電平在比較器翻轉前進行鉗位，從而縮短比較器的延遲時間，進而提高比較器的翻轉速度。圖5中示出的比較器的差分對管為PMOS電晶體，在其他實施例中，其也可以為 NMOS電晶體，此時其他各個電晶體的溝道類型都會相應的發生改變，M6、M7、M8變為NMOS電晶體，M3、M4、M5、M9將變為PMOS電晶體，圖5中的VCC端將變為接地端，圖5中的接地端將變為VCC端。此時，節點NETl的電壓的最高值將被鉗位於第二電壓閾值，該第二電壓閾值與電源VCC的差值應接近且稍大於所述電晶體M8的電壓閾值，在輸出端VOUT的電壓為低電平時，所述鉗位開關管鉗位導通以將所述輸入級電路510的輸出端NETl的電壓的最高值鉗位於第二電壓閾值，在輸出端VOUT的電壓為高電平時，所述鉗位開關管截止。所屬領域內的普通技術人員在了解了本發明如圖5所示的PMOS電晶體作為差分電晶體的實施例的相關描述後，利用NMOS電晶體作為差分電晶體的實施例對於所屬領域內的普通技術人員來說是易於思及的，因此此處不再贅述。上述說明已經充分揭露了本發明的具體實施方式
。需要指出的是，熟悉該領域的技術人員對本發明的具體實施方式
所做的任何改動均不脫離本發明的權利要求書的範圍。 相應地，本發明的權利要求的範圍也並不僅僅局限於前述具體實施方式
。
權利要求
1.一種比較器，其包括輸入級電路和輸出級電路，所述輸入級電路包括有第一輸入端、第二輸入端和輸出端，在第一輸入端的電壓等於第二輸入端的電壓時，所述輸出端上的電壓發生翻轉；所述輸出級電路包括有一個輸入端和一個輸出端，該輸出級電路的輸入端接所述輸入級電路的輸出端，在所述輸入級電路的輸出端上的電壓發生翻轉時，所述輸出級電路的輸出端上的電壓也發生翻轉，其特徵在於，其還包括鉗位電路，所述鉗位電路連接在所述輸入級電路的輸出端和所述輸出級電路的輸出端之間，用於將所述輸入級電路的輸出端的電壓的最低值鉗位於第一電壓閾值或將所述輸入級電路的輸出端的電壓的最高值鉗位於第二電壓閾值。
2.根據權利要求1所述的比較器，其特徵在於，所述鉗位電路包括有連接在所述輸入級電路的輸出端和所述輸出級電路的輸出端之間的鉗位開關，在所述輸出級電路的輸出端的電壓為高電平時，所述鉗位開關管導通以將所述輸入級電路的輸出端的電壓的最低值鉗位於第一電壓閾值，在所述輸出級電路的輸出端的電壓為低電平時，所述鉗位開關管截止。
3.根據權利要求2所述的比較器，其特徵在於，所述鉗位電路還包括有與所述鉗位開關串聯的鉗位電阻。
4.根據權利要求2所述的比較器，其特徵在於，所述輸入級電路包括第一電流源、第一 PMOS差分電晶體、第二 PMOS差分電晶體、第一 NMOS電晶體、第二 NMOS電晶體，第一 PMOS差分電晶體的源級與第二 PMOS差分電晶體的源級相連，所述第一電流源串聯在電源和第一 PMOS差分電晶體的源級與第二 PMOS差分電晶體的源級的連接節點之間，第一 PMOS差分電晶體的柵極為所述輸入級電路的第一輸入端，第二 PMOS差分電晶體的柵極為所述輸入級電路的第二輸入端，第一 NMOS電晶體的源級接地，漏極接第一 PMOS差分電晶體的漏極，第二 NMOS電晶體的源級接地，漏極接第二 PMOS差分電晶體的漏極，第一 NMOS電晶體的柵極與第二 NMOS電晶體的柵極相連，第一 NMOS電晶體的柵極與第一 NMOS電晶體的漏極相連，第二 NMOS電晶體與第二 PMOS差分電晶體的中間節點為所述輸入級電路的輸出端。
5.根據權利要求4所述的比較器，其特徵在於，所述輸出級電路包括串聯在電源和地之間的第二電流源和第三NMOS電晶體，第三NMOS電晶體的柵極為所述輸出級電路的輸入端，第二電流源和第三NMOS電晶體的中間節點為所述輸出級電路的輸出端。
6.根據權利要求5所述的比較器，其特徵在於，所述第一電流源包括串聯在電源和第一 PMOS差分電晶體的源級與第二 PMOS差分電晶體的源級的連接節點之間的第三PMOS電晶體，所述第三PMOS電晶體通過鏡像一個基準電流而提供第一鏡像電流，所述第二電流源包括串聯在電源和第三NMOS電晶體之間的第四PMOS電晶體，所述第四PMOS電晶體通過鏡像一個基準電流而提供第二鏡像電流，所述鉗位開關為第五PMOS電晶體，該第五PMOS電晶體的柵極與第三PMOS電晶體的柵極和第四PMOS電晶體的柵極相連。
7.根據權利要求1所述的比較器，其特徵在於，所述鉗位電路包括有連接在所述輸入級電路的輸出端和所述輸出級電路的輸出端之間的鉗位開關，在所述輸出級電路的輸出端的電壓為低電平時，所述鉗位開關管鉗位導通以將所述輸入級電路的輸出端的電壓的最高值鉗位於第二電壓閾值，在所述輸出級電路的輸出端的電壓為高電平時，所述鉗位開關管截止。
8.根據權利要求7所述的比較器，其特徵在於，所述鉗位電路還包括有與所述鉗位開關串聯的鉗位電阻。
9.根據權利要求8所述的比較器，其特徵在於，所述鉗位開關為NMOS電晶體。
全文摘要
本發明提供一種比較器，其包括輸入級電路、輸出級電路和鉗位電路。所述輸入級電路包括有第一輸入端、第二輸入端和輸出端，在第一輸入端的電壓等於第二輸入端的電壓時，所述輸出端上的電壓發生翻轉。所述輸出級電路包括有輸入端和輸出端，該輸出級電路的輸入端接所述輸入級電路的輸出端，在所述輸入級電路的輸出端上的電壓發生翻轉時，所述輸出級電路的輸出端上的電壓也發生翻轉。所述鉗位電路連接在所述輸入級電路的輸出端和所述輸出級電路的輸出端之間，用於將所述輸入級電路的輸出端的電壓的最低值鉗位於第一電壓閾值或將所述輸入級電路的輸出端的電壓的最高值鉗位於第二電壓閾值。這樣可以縮短比較器的延遲時間，進而提高比較器的翻轉速度。
文檔編號H03K5/24GK102420594SQ20111041998
公開日2012年4月18日 申請日期2011年12月15日 優先權日2011年12月15日
發明者楊喆, 王釗 申請人:無錫中星微電子有限公司