半導體裝置以及半導體裝置的製造方法

2023-04-23 22:20:41

半導體裝置以及半導體裝置的製造方法
【專利摘要】本發明為具有由雙重降低表面電場構造構成的高耐壓分離構造的半導體裝置，具備分離低電位區和高電位區的高耐壓分離構造。高耐壓分離構造的平面形狀為環形的帶狀，由直線部分和與該直線部分連接的角部分構成。在高耐壓分離構造中，在n型阱區的基板正面側的表面層，沿n型阱區的外周形成p型降低表面電場區。通過使角部分的降低表面電場區的單位面積的總雜質量相比於直線部分而減少，可以使成為角部分的耐壓曲線(32)的峰值的注入劑量的位置(32a)與成為直線部分的耐壓曲線(31)的峰值的注入劑量的位置(31a)一致。其結果可提高元件耐壓，並抑制由於工序的偏差而導致的元件耐壓的降低。
【專利說明】半導體裝置以及半導體裝置的製造方法

【技術領域】
[0001]本發明涉及具有雙重降低表面電場構造的半導體裝置以及半導體裝置的製造方法。

【背景技術】
[0002]在高耐壓的半導體裝置中，作為實現高耐壓的手法已知有雙重降低表面電場構造的高耐壓分離構造。圖13為具有雙重降低表面電場構造的高耐壓分離構造的半導體裝置的示意截面圖。如圖13所示，雙重降低表面電場構造為η型半導體層102被P型半導體層101、103夾著的構造。
[0003]在這樣的雙重降低表面電場構造的半導體裝置中，為了確保高耐壓，如下述非專利文獻I中所記載的那樣，為了滿足作為雙重降低表面電場條件的下述式(I)至式(3)，必須調整P型擴散層103的單位面積的總電荷量Qp以及η型擴散層102的單位面積的總電荷量Qn。下述式(I)是下述非專利文獻I的式(9)。下述式(2)是下述非專利文獻I的式
(10)。下述式(3)是下述非專利文獻I的式(11)和式(12)。
[0004]各擴散層的單位面積的總電荷量與各擴散層的單位面積的淨總雜質量等價。擴散層的單位面積的淨總雜質量為，在擴散層的深度方向上的雜質分布圖上，通過對單位體積的P型雜質量和η型雜質量分別關於擴散層的深度進行積分而得到的、單位面積的擴散層的P型總雜質量和η型總雜質量的差分。
[0005][數式I]
[0006]Qp ^ 1.4X 112[/cm2]...(I)
[0007][數式2]
[0008]Qn ^ 2.8 X 112 [/cm2]…(2)
[0009][數式3]
[0010]Qn-Qp 芻 1.4 X 112 [/cm2]…(3)
[0011]從式⑴至式(3)可知，在雙重降低表面電場構造中，為了確保高耐壓，需要使P型擴散層103的單位面積的總電荷量Qp以及η型擴散層102的單位面積的總電荷量Qn之間的平衡在式⑴至式⑶的範圍內保持為最佳。這裡，總電荷量和/或總雜質量的「總」是為了表示沿各層的深度方向進行了積分的總量而附加的詞。
[0012]在此，圖16為說明用語的解說圖。圖16(a)為說明離子注入的注入劑量的說明圖。離子注入的注入劑量為注入到矽層的雜質離子在進入矽層前的雜質量。以下，將用於形成擴散層的離子注入的注入劑量表示為該擴散層的注入劑量。圖16(b)為說明後述的高耐壓分離構造14的直線部分15的單位面積總雜質量的圖。圖16(c)為說明後述的高耐壓分離構造14的角部分16的單位面積的總雜質量的圖。圖16(d)為說明高耐壓分離構造14的單位面積的淨總雜質量的圖。單位面積的總電荷量是單位面積的淨雜質量乘以基元電荷q(= 1.602Χ10_19庫倫)的值。總雜質量是注入到矽層的雜質離子在進入矽層後的雜質量。因此，如圖16(b)所示，在矽層不被掩模遮蔽的情況下，總雜質量與注入劑量相等(總雜質量=注入劑量)。另一方面，如圖16(c)所示，在矽層選擇性地被掩模遮蔽的情況下，由於進入矽層的雜質離子減少，因此總雜質量比注入劑量少(總雜質量<注入劑量)。
[0013]圖14為表示具備具有以往雙重降低表面電場構造的高耐壓分離構造64的半導體裝置500的構成的說明圖。圖14(a)為半導體裝置500的主要部分俯視圖，圖14(b)為沿圖14(a)的A-A線和B-B線截斷的主要部分截面圖。沿圖14(a)的A-A線和B-B線截斷的截面相同。該高耐壓分離構造64是在集成電路等分離低電位區63和高電位區62的耐壓構造。
[0014]在圖14(a)中，高耐壓分離構造64的平面形狀為大致呈矩形的環形的一定寬度的帶狀，高耐壓分離構造64包圍高電位區62。高耐壓分離構造64由直線部分65、和連接到該直線部分65的端部的固定曲率的曲線形狀的角部分66構成。
[0015]在圖14(b)中，在P型矽基板51正面的表面層形成有深度為10 μ m左右的η型擴散層52。在該擴散層52的基板正面的表面層形成有深度大約為2 μ m的P型擴散層53。該擴散層53和矽基板51在基板外周部通過在深度方向上貫穿η型擴散層52的深的ρ型擴散層54而連接。在由高耐壓分離構造64包圍的η型擴散層52的內側形成有作為η型擴散層52的高電壓區62。高耐壓分離構造64的縱向(深度方向)的構成為從基板正面側按照P型擴散層53、η型擴散成52以及ρ型矽基板51的順序重疊而成的三層構造的雙重降低表面電場構造。
[0016]擴散層52通過高濃度η型區56與成為高電位的電極59電連接，擴散層53通過高濃度P型區57與成為低電位的電極60電連接。電極59和電極60在層間絕緣膜58上延伸，分別與場板61a和場板61b電連接。符號55是LOCOS (選擇氧化膜)。
[0017]接下來，對上述高耐壓分離構造64的工作原理進行說明。如果在電極60固定於GND電位的狀態下提高電極59的電位，則高電位區62的電位通過擴散層52而上升。並且，耗盡層從擴散層52和擴散層53之間的pn結以及擴散層52和娃基板51之間的pn結延伸，通過電極59的電位為數百V而使擴散層52和擴散層53完全耗盡。據此，因為抑制了電極59和電極60之間的電場集中，所以可以使電極59和電極60之間為高耐壓，還可以使高電位區62的電位升高至與同一基板上的低電位區63相比較高的電位。
[0018]另外，在下述專利文獻I中記載了以下方案。為了節約成本，根據同一掩模形成高電位區和比高電位區淺的P漂移區的耐壓構造區，使形成了的耐壓構造區的底面為波浪形。
[0019]另外，在下述專利文獻2中記載了以下方案。通過設法進行延長漏極的布局，從而提高在晶片上布局橫向型MOSFET半導體裝置時形成的折返部的耐壓，而能夠提高橫向型MOSFET半導體裝置整體的擊穿電壓。
[0020]另外，在下述專利文獻3中記載了以下示例。通過在η漂移層的表面層，僅使起耗盡層的停止作用的η+區底面的角部分形成波浪形，從而改善耐壓。
[0021]此外，在下述專利文獻4中記載了以下方案。在雙重降低表面電場構造中，在耗盡層延伸的內側，將在該內側設置的主電極和pn結之間的距離設置為在耗盡層上易於延伸的角部分與在直線部分相比，該距離更大，而改善耐壓。
[0022]另外，在下述專利文獻5中記載了以下方案。由P層和η層形成耐壓構造部的表面的η層而改善耐壓。
[0023]現有技術文獻
[0024]專利文獻
[0025]專利文獻1:日本專利第3778061號公報
[0026]專利文獻2:日本專利第3356586號公報
[0027]專利文獻3:日本專利第3456054號公報
[0028]專利文獻4:日本專利第3802935號公報
[0029]專利文獻5:日本專利第4534303號公報
[0030]非專利文獻
[0031]非專利文獻1:Design and Optimizat1n of Double-RESURF High-VoltageLateral Devices for a Manufacturable Process,IEEE Trans.0n ElectronDevices,(美國)，IEEE, JULY 2003，VOL.50，N0.7，PP.1697-1701


【發明內容】

[0032]技術問題
[0033]然而，在圖14的雙重降低表面電場構造中，用於供給最大耐壓的各擴散層52、53的單位面積的淨總電荷量(這與單位面積的淨總雜質量等價)的最佳條件(最佳值)在高耐壓分離構造64的直線部分(以下稱為直線部分)65和角部分(以下稱為角部分)66不同。推測這是因為耗盡層的延伸方式在直線部分65和角部分66不同。
[0034]圖15是表不在圖14的半導體裝置500中，分別關於直線部分65和角部分66而對P型擴散層53在離子注入時的注入劑量和耐壓之間的關係進行了模擬的結果的特性圖。橫軸的注入劑量為進行了離子注入的單位面積的總雜質量，是單位體積的雜質量沿深度方向進行了積分的量。另外，η型擴散層52的注入劑量為4.0X 11Vcm2，在直線部分65和角部分66，ρ型擴散層53的注入劑量相同。換言之，直線部分65以及角部分66的ρ型擴散層53是同時進行離子注入而形成的。
[0035]從圖15可知，針對直線部分65的注入劑量進行模擬而求得的耐壓曲線71的峰值和針對角部分66的峰的注入劑量進行模擬而求得的耐壓曲線72的峰值產生偏差。因此，相對於直線部分65，ρ型擴散層53的注入劑量的最佳值(是在相對於注入劑量的耐壓曲線71、72上成為峰值耐壓的注入劑量)在角部分66的注入劑量向小的方向偏離。另外，相對於直線部分65，峰值耐壓在角部分66變低。這是因為角部分66的電場強度比直線部分65的電場強度高。
[0036]如前所述，在直線部分65和角部分66針對注入劑量進行模擬而求得的耐壓曲線71、72有偏差。因此，元件耐壓沿兩條耐壓曲線71、72中較低的一條耐壓曲線被限制而變低。
[0037]在圖15中，元件耐壓的峰值是根據模擬而求得的兩條耐壓曲線71、72相交處的耐壓。當使擴散層53的注入劑量向比這兩條耐壓曲線71、72相交處的注入劑量低的方向移動時，元件耐壓沿直線部分65的耐壓曲線71下降。另一方面，當使擴散層53的注入劑量向比這兩條耐壓曲線71、72相交處的注入劑量高的方向移動時，元件耐壓沿角部分66的耐壓曲線72下降。換言之，由於工序的偏差，當實際的擴散層53的注入劑量從根據模擬而求得的耐壓曲線71、72相交處的注入劑量(注入劑量的最佳值)偏離時，元件耐壓急劇下降。另外，元件耐壓的峰值也比兩條耐壓曲線71、72的峰值低。接下來進行具體說明。
[0038]在圖15中，當設由於工序的偏差而導致擴散層53的注入劑量的波動例如為±10 %，決定擴散層53的注入劑量的中心值(5.3X 11Vcm2)以使元件耐壓的降低為最小的情況下，元件耐壓的最高值在角部分66的耐壓被限制為1700V。另外，由於工序的偏差而導致的元件耐壓的最低值在直線部分65和角部分66為相同耐壓，即1400V。
[0039]通過上述內容，在雙重降低表面電場構造的高耐壓分離構造64中，強烈需要可以進一步提高元件耐壓的峰值，並且可以進一步減小由於工序的偏差而導致的元件耐壓降低的對策。
[0040]此外，上述專利文獻I至上述專利文獻5中，雙重降低表面電場構造的高耐壓分離構造中，沒有有關通過部分遮蔽角部分而使注入到矽的雜質比直線部分的雜質量少，從而提高元件耐壓的半導體裝置的記載。
[0041]本發明為了解決上述現有技術的問題點，目的在於提供在雙重降低表面電場構造中，可以提高元件耐壓，並且可以減小由於工序的偏差而導致的元件耐壓降低的半導體裝置以及半導體裝置的製造方法。
[0042]技術方案
[0043]為了解決上述課題，達成本發明的目的，本發明的半導體裝置具有以下的特徵。在第一導電型的半導體基板的正面的表面層，選擇性地形成有第二導電型的阱區。在上述阱區的內部以環狀的平面形狀形成第一導電型的第一區域。在上述阱區的內部的上述第一區域的內側以環狀的平面形狀形成第二導電型的第二區域。在上述阱區的內部的、上述第一區域和上述第二區域之間形成第一導電型的降低表面電場區。形成高耐壓分離構造，上述高耐壓分離構造由上述半導體基板和上述降低表面電場區夾著上述阱區的雙重降低表面電場構造構成。上述高耐壓分離構造是由直線部分和與上述直線部分相連的有固定曲率的角部分構成。上述角部分的上述降低表面電場區，具有高濃度區和比上述高濃度區的擴散深度淺，雜質濃度低的低濃度區域。上述降低表面電場區的上述直線部分的單位面積的第一淨總雜質量以及上述降低表面電場區的上述角部分的單位面積的第二淨總雜質量均為
1.4X 112[/cm2]以下。上述阱區的第三淨總雜質量為2.8X1012[/cm2]以下。從上述第三淨總雜質量減去上述第一淨總雜質量而得到的值以及由上述第三淨總雜質量減去上述第二淨總雜質量的而得到的值均為1.4X1012[/cm2]以下。上述第一淨總雜質量比上述第二淨總雜質量少。
[0044]另外，本發明的半導體裝置可以是，在上述發明中，還具備第一導電型的分離區，其以包圍上述阱區的方式，以比從上述半導體基板的正面起算等於或者大於上述阱區的深度的深度形成在上述降低表面電場區的外側。
[0045]另外，本發明的半導體裝置可以是，在上述發明中，上述第一淨總雜質量也比上述第二淨總雜質量少的量為20%以下。
[0046]另外，本發明的半導體裝置可以是，在上述發明中，上述半導體基板還與上述降低表面電場區電連接。
[0047]另外，本發明的半導體裝置可以是，在上述發明中，上述高濃度區和上述低濃度區構成為相互接觸並交替地重複配置。
[0048]另外，為了解決上述課題，達成本發明的目的，本發明的半導體裝置的製造方法為上述半導體裝置的製造方法，具有以下特徵。首先，進行在上述半導體基板上通過第二導電型的雜質的離子注入和熱處理形成上述阱區的第一工序。接著，進行在上述高耐壓分離構造的上述直線部分和上述角部分通過第一電型雜質的離子注入和熱處理形成上述降低表面電場區的第二工序。在上述第二工序中，用掩模來部分地遮蔽上述角部分，使進入上述半導體基板內的上述第一導電型雜質的離子注入量比進入上述直線部分的上述半導體基板內的上述第一導電型雜質的離子注入量少。
[0049]另外，本發明的半導體裝置的製造方法可以是，在上述發明中，在上述第二工序中，通過上述掩模遮蔽從上述直線部分的耐壓為最大的注入劑量減去上述角部分的耐壓為最大的注入劑量而得到的注入劑量的上述第一導電型雜質，減少進入上述半導體基板內的上述第一導電型雜質的離子注入量。
[0050]另外，本發明的半導體裝置的製造方法可以是，在上述發明中，在上述第二工序中，以使與上述直線部分的預先求得的上述降低表面電場區相對的注入劑量的耐壓曲線的最大耐壓和與上述角部分的預先求得的上述降低表面電場區的注入劑量相對的耐壓曲線的最大耐壓一致的方式，調整上述掩模的遮蔽率，調整上述降低表面電場區的淨總雜質量。
[0051]發明效果
[0052]根據本發明的半導體裝置以及半導體裝置的製造方法，達到能夠提供元件耐壓高的半導體裝置的效果。另外，根據本發明的半導體裝置以及半導體裝置的製造方法，通過向直線部分和角部分同時進行離子注入和熱處理，從而與向直線部分和角部分分別分開進行離子注入的情況相比，達到能夠減少工序的偏差，並減小元件耐壓降低的效果。

【專利附圖】

【附圖說明】
[0053]圖1為表示本發明的第一實施方式的半導體裝置100的構成的主要部分的俯視圖。
[0054]圖2為表示本發明的第一實施方式的半導體裝置100的構成的主要部分的截面圖。
[0055]圖3為表示在本發明第一實施方式的半導體裝置100的高耐壓分離構造14中，耐壓和降低表面電場區3的離子注入時的注入劑量之間的關係的特性圖。
[0056]圖4為基於圖3,表不用於形成角部分16的降低表面電場區3的ρ型雜質的遮蔽率和半導體裝置的耐壓之間的關係的特性圖。
[0057]圖5為按照工序順序表示本發明的第二實施方式的半導體裝置的製造方法的主要部分製造工序的截面圖。
[0058]圖6為接著圖5，按照工序順序表示本發明的第二實施方式的半導體裝置的製造方法的主要部分製造工序的截面圖。
[0059]圖7為接著圖6，按照工序順序表示本發明的第二實施方式的半導體裝置的製造方法的主要部分製造工序的截面圖。
[0060]圖8為接著圖7，按照工序順序表示本發明的第二實施方式的半導體裝置的製造方法的主要部分製造工序的截面圖。
[0061]圖9為接著圖8，按照工序順序表示本發明的第二實施方式的半導體裝置的製造方法的主要部分製造工序的截面圖。
[0062]圖10為接著圖9，按照工序順序表示本發明的第二實施方式的半導體裝置的製造方法中主要部分製造工序的截面圖。
[0063]圖11為接著圖10，按照工序順序表示本發明的第二實施方式的半導體裝置的製造方法中主要部分製造工序的截面圖。
[0064]圖12為圖5的離子注入時使用的抗蝕劑掩模17的俯視圖。
[0065]圖13為具有雙重降低表面電場構造的高耐壓分離構造的半導體裝置的示意截面圖。
[0066]圖14為表示具備具有以往的雙重降低表面電場構造的高耐壓分離構造64的半導體裝置500的構成的說明圖。
[0067]圖15為表不在圖14的半導體裝置500中，分別關於直線部分65和角部分66對P型擴散層53的離子注入時的注入劑量和耐壓之間的關係進行了模擬的結果的特性圖。
[0068]圖16為說明用語的解說圖。
[0069]圖17為構成變換器電路的IGBT的柵極驅動電路圖。
[0070]符號說明
[0071]I P型矽基板
[0072]2 η型阱區
[0073]3 P型降低表面電場區
[0074]3a 降低表面電場區的底面
[0075]3d 降低表面電場區的擴散深度深的部位
[0076]3e 降低表面電場區的擴散深度淺的部位
[0077]4 ρ型擴散層
[0078]5 LOCOS
[0079]6 高濃度η型區
[0080]7高濃度ρ型區
[0081]8 層間絕緣膜
[0082]9 電極(高電位側)
[0083]10 電極(低電位側)
[0084]Ila場板(高電位側)
[0085]Ilb場板(低電位側)
[0086]12 高電位區
[0087]13 低電位區
[0088]14 高耐壓分離構造
[0089]15 直線部分
[0090]16 角部分
[0091]17,20,21 抗蝕劑掩模
[0092]17a抗蝕劑掩模的點狀的掩模部
[0093]17b抗蝕劑掩模的細帶狀的掩模部
[0094]18 遮蔽部分
[0095]19 非遮蔽部分
[0096]31直線部分15的預先求得的耐壓曲線
[0097]32由遮蔽掩模移動角部分16的預先求得的耐壓曲線而得的耐壓曲線
[0098]32b角部分16的預先求得的耐壓曲線
[0099]100半導體裝置

【具體實施方式】
[0100]以下參照附圖，對本發明的半導體裝置和半導體裝置的製造方法的優選的實施方式進行詳細地說明。在此，在以下的實施方式的說明以及附圖中，針對同樣的構成使用同一符號，省略重複說明。
[0101](第一實施方式)
[0102]圖1為表示本發明的第一實施方式的半導體裝置100的構成的主要部分的俯視圖。圖2為表示本發明的第一實施方式的半導體裝置100的構成的主要部分的截面圖。圖2(a)是圖1沿A-A線截斷的高耐壓分離構造14的直線部分15的主要部分截面圖，圖2 (b)是沿圖1的B-B線截斷的高耐壓分離構造14的角部分16的主要部分截面圖。圖2(c)是表示圖1沿A-A線截斷的高耐壓分離構造14的直線部分15的另一例的主要部分截面圖。
[0103]以下說明的高耐壓分離構造14是在集成電路等中分離低電位區13和高電位區12的耐壓構造。在這裡，高電位區12是指從高壓電源施加電壓的高電位側的區域，低電位區13是指從比高壓電源低的低壓電源施加電壓的低電位側的區域。
[0104]圖17為構成變換器電路的IGBT的柵極驅動電路圖。圖17是構成連接在COM電位和高壓電源Vdc之間的變換器電路的IGBT的柵極驅動電路圖，示出將圖1的半導體裝置100作為高耐壓IC(HVIC)的一部分而應用的例。高耐壓IC具備高端驅動電路、電平轉換器以及低端驅動電路。其中，高端驅動電路根據以作為上側臂的IGBT201的低電位側的主端子的發射電位(Vs)為基準的低壓電源Vb而工作；電平轉換器從未圖示的控制電路將信號傳達到高端驅動電路；低端驅動電路接收來自未圖示的控制電路的信號而驅動下側臂IGBT202，並且根據以作為下側臂的IGBT202的低電位側的主端子的發射電位(COM電位)為基準的低壓電源Vcc而工作。在電平轉換器連接有電平轉換電阻，高耐壓IC為通過用電平轉換器控制流過該電平轉換電阻的電流，從而將控制電路的信號傳達到高端驅動電路的結構。
[0105]高電位區12是形成有高端驅動電路的區域，低電位區13是形成有低端驅動電路的區域。高電位區12根據以Vs為基準的電源而工作，在IGBT201為導通的狀態下，Vs的電位成為高壓電源Vdc，在高電位區12施加高電位。低電位區13被配置為在與高電位區12相同的矽基板I上包圍高電位區12，並通過高耐壓分離構造14與高電位區12電分離。
[0106]在圖1中，高耐壓分離構造14的平面形狀為大致呈矩形的環形的一定寬度的帶狀，高耐壓分離構造14包圍高電位區12。高耐壓分離構造14的平面形狀的外形具備，直線部分15，和連接到該直線部分15端部的有固定曲率的曲線形狀的四個角部分16。高耐壓分離構造14的寬度大約為200 μ m，高耐壓分離構造14的角部分16的曲率半徑大約為80 μ m0
[0107]在圖2中，在P型矽基板I的正面的表面層形成深度大約為10 μ m左右的η型阱區2。該阱區2的平面形狀大致呈矩形，外形具有直線部分和向擴散方向凸出的角部分。阱區2從高電位區12延續至高耐壓分離構造14而形成。在該阱區2的端部的基板正面的表面層，沿阱區2的平面形狀的外周形成深度約為2 μ m的平面形狀為環狀的ρ型降低表面電場區3。該降低表面電場區3和矽基板I在降低表面電場區3的外周部，通過與阱區2的深度相同程度深的P型擴散層4 (分離區域)連接。據此，矽基板I和降低表面電場區3電連接。降低表面電場區3也可以不與擴散層4接觸而分離形成。這種情況下，降低表面電場區3成為電位懸浮的區域。另外，擴散層4也可以像圖2(c)那樣形成得比較淺。在由高耐壓分離構造14包圍的η型阱區2的內側，形成有作為η型阱區2的高電位區12。高耐壓分離構造14的縱向(深度方向)的構成是從基板正面側開始依次為P型降低表面電場區3、η型阱區2以及ρ型矽基板I的順序重疊而成的三層構造的雙重降低表面電場構造。
[0108]阱區2與施加有高電位的電極9通過高濃度η型區6 (接觸區)電連接。高濃度η型區6在高耐壓分離構造14的高電位區12側形成。降低表面電場區3與施加有低電位的電極10通過高濃度ρ型區7 (接觸區)電連接。高濃度ρ型區7在高耐壓分離構造14的低電位區13側形成。在此，當降低表面電場區3與擴散層4分開形成的情況下，高濃度ρ型區7在擴散層4的表面層形成。此外，電極9和電極10通過層間絕緣膜8而電絕緣。另夕卜，電極9和電極10在層間絕緣膜8上延伸，在高耐壓分離構造14上分別與場板Ila和場板Ilb電連接。LOCOS (選擇氧化膜)5在矽基板I的正面和層間絕緣膜8之間選擇性地形成。
[0109]在圖2(b)中，在高耐壓分離構造14的角部分(以下僅稱角部分)16的降低表面電場區3，雜質濃度高且擴散深度深的部位3d和雜質濃度低且擴散深度淺的部位3e交替配置。該兩部位3d、3e在圖2(b)中相連，其底面3a形成波浪形。兩部位3d、3e也可以相互分離。另外，降低表面電場區3的單位面積的總雜質量以及降低表面電場區3的單位面積的淨總雜質量，與高耐壓分離構造14的直線部分15(以下僅稱直線部分15)相比，在角部分16處變少。降低表面電場區3的單位面積的總雜質量以及降低表面電場區3的單位面積的淨總雜質量，可以從圖3所示的通過針對降低表面電場區3的注入劑量進行模擬而求得的耐壓曲線32b的耐壓成為最大時的降低表面電場區3的注入劑量得出。在此，降低表面電場區3的單位面積的總雜質量以及降低表面電場區3的單位面積的淨總雜質量如上所述。
[0110]阱區2的單位面積的淨總雜質量在直線部分15和角部分16的兩方均為1.0X1012/cm2。降低表面電場區3的單位面積的淨總雜質量在直線部分15為1.0X 112/cm2，在角部分16為0.9X1012/cm2。該各擴散層的單位面積的淨總雜質量相當於各個擴散層的單位面積的總電荷量。另外，從擴散分布圖算出的擴散層的單位面積的淨總雜質量成為比擴散層的注入劑量小的值。這是因為根據離子注入後的熱處理而擴散了的P型雜質和η型雜質相互補償(compensate)而使該量減少。
[0111]降低表面電場區3的單位面積的淨總雜質量(單位面積的總電荷量Qp)以及阱區2的單位面積的淨總雜質量(單位面積的總電荷量Qn)均滿足上述式(I)至式(3)所示的雙重降低表面電場的條件，即，Qp含1.4 X 112 [/cm2]、Qn含2.8 X 112 [/cm2]、以及Qn-Qp ^ 1.4X 112 [/cm2]的範圍。
[0112]圖3為表示在與本發明第一實施方式的半導體裝置100的高耐壓分離構造14中，耐壓和降低表面電場區3的離子注入時的注入劑量之間的關係的特性圖。阱區2的注入劑量為4.0X 1012/cm2。耐壓曲線31是通過針對直線部分15的降低表面電場區3的注入劑量的進行模擬而求得的耐壓曲線，耐壓曲線32b是通過針對不使用掩模遮蔽降低表面電場區3的注入劑量時的角部分16的降低表面電場區3的注入劑量進行模擬而求得的耐壓曲線。耐壓曲線32是對於使用掩模對降低表面電場區3的注入劑量遮蔽了 10%時的角部分16的降低表面電場區3的注入劑量的耐壓曲線，是從耐壓曲線32b求得的耐壓曲線。圖3的耐壓曲線31、32b是預先進行模擬而求得的特性圖。當然，這裡的耐壓曲線31、32b也可以通過實驗而求得。
[0113]在直線部分15，用於形成降低表面電場區3的ρ型雜質全部被注入到矽基板I內。因此，直線部分15的降低表面電場區3的注入劑量與降低表面電場區3的單位面積的總雜質量一致。另一方面，在角部分16，因為用於形成降低表面電場區3的ρ型雜質被掩模遮蔽10%，所以注入到矽基板I的單位面積的ρ型總雜質量減少10%。因此，降低表面電場區3的單位面積的總雜質量也比角部分16的降低表面電場區3的注入劑量減少10%。如此，降低表面電場區3的單位面積的總雜質量減少10%意味著降低表面電場區3的淨總雜質量(參照圖16)也減少10%。
[0114]通過將降低表面電場區3的注入劑量在直線部分15和角部分16均設定為
5.5X1012/cm2，從而使直線部分15的最高耐壓為2000V，角部分16的最高耐壓為1900V。因為元件耐壓根據角部分16的最高耐壓而被限制為1900V，比以往構造的最高耐壓1700V高。然而，由於角部分16的實際注入劑量被掩模遮蔽，因此減少5.5X 11Vcm2的10%。
[0115]另外，當工序偏差在±10%的情況下，直線部分15的最低耐壓為1700V，角部分16的最低耐壓為1600V。因此，元件耐壓根據角部分16的最低耐壓而被限制為1600V。該1600V的電壓比以往構造的最低電壓的1400V高。這意味著與以往構造相比可以將元件耐壓的降低抑制得較小。
[0116]另外，當設定降低表面電場區3的注入劑量為5.5X 11Vcm2時，在直線部分15注入到矽基板I的P型雜質的單位面積的總雜質量與降低表面電場區3的注入劑量相同，成為5.5X1012/cm2。另一方面，注入到角部分16的矽基板I的P型雜質被掩模遮蔽10%。因此，在角部分16，降低表面電場區3的單位面積的總雜質量從降低表面電場區3的注入劑量減少10%，成為4.95X1012/cm2。因此，角部分16的降低表面電場區3的單位面積的淨總雜質量也如前所述地減少10%。
[0117]根據以上所述，通過用掩模遮蔽角部分16的10%，使在角部分16的注入到矽基板I內的離子注入量(單位面積的總雜質量)減少10%，從而當以5.5 X 11Vcm2的注入劑量進行了離子注入時，達到直線部分15耐壓曲線31的峰值，且達到角部分16耐壓曲線32的峰值。換言之，通過將成為不用掩模遮蔽時的角部分16的耐壓曲線32b的峰值的降低表面電場區3的注入劑量用掩模遮蔽，從而能夠使角部分16的耐壓曲線32的峰值向大於降低表面電場區3的注入劑量10%的方向移動。其結果為，能夠使成為直線部分15的耐壓曲線31的峰值的注入劑量與成為角部分16的耐壓曲線32的峰值的注入劑量一致。
[0118]根據以上所述，對本發明的要點進行說明。預先通過模擬而求得成為在角部分16的耐壓曲線32的峰值的注入劑量和成為在直線部分15的耐壓曲線31的峰值的注入劑量。接著，在離子注入時用掩模部分地遮蔽角部分16。當成為在直線部分15的耐壓曲線31的峰值的注入劑量通過離子注入注入到矽基板I時，調整上述掩模的遮蔽率，以使注入到角部分16的矽基板I的離子注入量成為上述的在角部分16的耐壓曲線32的峰值的注入劑量。據此，可以使成為在角部分16的耐壓曲線32的峰值的注入劑量與成為在直線部分15的耐壓曲線31的峰值的注入劑量一致。
[0119]其結果為，如前所述，可以使元件耐壓上升至角部分16的耐壓曲線32的大致峰值，使由工序偏差而導致的降低了的元件耐壓上升到由角部分16的耐壓曲線32決定的最低耐壓。據此，與以往的雙重降低表面電場構造相比，可提高元件耐壓，使由工序偏差而導致的元件耐壓的降低比以往的雙重降低表面電場構造中的元件耐壓的降低減小。
[0120]另外，由圖3可知，在降低表面電場區3的整個注入劑量的範圍中，因為直線部分15的耐壓曲線31超過角部分16的耐壓曲線32，所以在本實施方式中，元件耐壓由角部分16的耐壓曲線32決定。
[0121]在圖3中，對於將注入到角部分16的矽基板I內ρ型雜質的遮蔽率設為10%的情況進行了說明，但本發明即使在對遮蔽率進行各種變更的情況下，相比以往構造也可以提高半導體裝置100的耐壓(元件耐壓)。如前所述，在形成降低表面電場區3的角部分16時，不用掩模遮蔽而進行P型雜質的離子注入的情況的耐壓成為耐壓曲線32b。通過用掩模將用於形成角部分16的降低表面電場區3的ρ型雜質遮蔽10%，從而使耐壓曲線32b向耐壓曲線32移動。例如，推測若漸漸提高用掩模遮蔽用於形成角部分16的降低表面電場區3的ρ型雜質的量，則耐壓曲線32b會逐漸向耐壓曲線32的位置移動。基於這樣的見解，在圖4中示出用於形成角部分16的降低表面電場區3的ρ型雜質的遮蔽率和半導體裝置100的耐壓之間的關係。圖4為基於圖3表示用於形成角部分16的降低表面電場區3的P型雜質的遮蔽率和半導體裝置100的耐壓之間的關係的特性圖。圖4中的「耐壓」是指以使降低表面電場區3的注入劑量相對於設定值在±10%的範圍偏離的耐壓的最小值成為最大的方式對注入劑量進行了設定的情況下的耐壓。另外，「最低耐壓」為降低表面電場區3的注入劑量相對於設定值在±10%的範圍以內偏離時的耐壓的最小值。根據該圖，在與直線部分15相比減少20%以內的情況下，半導體裝置100的耐壓比以往上升。因此，當角部分16的降低表面電場區3的淨總雜質量比直線部分15的降低表面電場區3的淨總雜質量少的量(角部分掩模遮蔽率)在20%以下的情況下，相比以往可以提高耐壓。以往是指角部分掩模遮蔽率為零的情況。
[0122]另外，優選使角部分掩模遮蔽率在7%到13%範圍內。
[0123](第二實施方式)
[0124]接著，在第二實施方式的半導體裝置的製造方法中，以製造圖1、圖2的半導體裝置100為例進行說明。圖5至圖11為以工序順序表示本發明的第二實施方式的半導體裝置的製造方法中主要部分製造工序的截面圖。圖5(a)至圖5(c)中所示的截面圖是表示直線部分15和角部分16的斷面圖，兩者相同。另外，在圖6至圖11中，接在表不分圖的英文字母(d、e、f、…)後面的「-1」的分圖是直線部分15的截面圖。「_2」的分圖是角部分16的截面圖。圖5至圖11為構成半導體裝置的雙重降低表面電場構造的高耐壓分離構造14的製造工序。
[0125]首先，形成抗蝕劑掩模20，該抗蝕劑掩模20用於在電阻率為400 Ω cm的ρ型矽基板I的正面形成η型阱區2。然後，以抗蝕劑掩模20作為掩模，從矽基板I的正面，以加速能量為50keV，注入劑量為4.0 X 11Vcm2的條件注入P (磷)離子(圖5 (a))。
[0126]接著，去除抗蝕劑掩模20之後，形成抗蝕劑掩模21，該抗蝕劑掩模21用於在矽基板I的正面形成P型擴散層4。然後，以抗蝕劑掩模21作為掩模，從矽基板I的正面，以加速能量為150keV，注入劑量為3.0 X 11Vcm2的條件注入B (硼)離子(圖5 (b))。
[0127]接著，去除抗蝕劑掩模21之後，在處理溫度1200°C下進行處理時間為300分鐘的熱擴散，而形成阱區2和擴散層4 (圖5 (c))。接下來，形成抗蝕劑掩模17 (角部分16上的遮蔽率10% )，該抗蝕劑掩模17用於形成降低表面電場區3。然後，以抗蝕劑掩模17作為掩模，從矽基板I的正面，以加速能量為50keV，注入劑量為5.5 X 11Vcm2的條件注入B離子。這時，在進入到直線部分15的矽基板I內的B離子的單位面積的雜質量為5.5X 112/cm2的情況下，在角部分16，由於根據抗蝕劑掩模17而比直線部分15多遮蔽10%，因此，實質上注入到矽基板I內的B離子的單位面積的雜質量成為4.95X 11Vcm2(圖6(d_l)、圖6(d-2))。
[0128]圖12為圖5的離子注入時使用的抗蝕劑掩模17的俯視圖。圖12(a)為具有在角部分16形成圓形點狀的掩模部17a的遮蔽圖案的抗蝕劑掩模17的平面圖。圖12(b)為具有在角部分16形成彎曲的細帶狀的掩模部17b的遮蔽圖案的抗蝕劑掩模17的平面圖。在此，也可以將圖12(a)的圓形點狀的掩模部17a替換為三角形和/或四角形、多角形的點狀的掩模部。另外，也可以將圖12(b)的彎曲的細帶狀的掩模部17b設為放射狀直線的帶狀的掩模部。
[0129]如此，在用於形成降低表面電場區3的離子注入中使用的如圖12所示的抗蝕劑掩模17，該抗蝕劑掩模17覆蓋角部分16的阱區2的遮蔽部分的面密度比覆蓋直線部分15的阱區2的遮蔽部分的面密度高。這裡，在以非遮蔽部分19相對於角部分16的蝕劑掩模17的遮蔽部分18的比例作為遮蔽率的情況下，在直線部分15的遮蔽率為0% (不遮蔽)，在角部分16的遮蔽率為10%。無論是在角部分16在10%的基礎上增加還是減少遮蔽率，在直線部分15和角部分16的最佳條件(耐壓曲線的峰值)都變得不一致。因此，優選抗蝕劑掩模17的遮蔽率為10%左右。
[0130]接著，去除抗蝕劑掩模17之後，在處理溫度約為1150°C下進行處理時間約為240分鐘的熱擴散，形成降低表面電場區3(圖7(e-l)、圖7(e-2))。如上所述，角部分16的阱區2以預定的遮蔽圖案被掩模部17a、17b覆蓋，因此在角部分16的阱區2選擇性地生成未注入B離子的部分。因此，在角部分16的降低表面電場區3，形成雜質濃度高且擴散深度深的部位3d和雜質濃度低且擴散深度淺的部位3e。接下來，通過LPCVD (Low PressureChemical Vapor Deposit1n:低壓化學氣相沉積)法在形成氮化娃膜之後,在講區2和降低表面電場區3上留下一部分氮化矽膜進行蝕刻。接下來，在處理溫度為1000°C的氧氣環境中進行熱處理，形成LOCOS (選擇氧化膜)5 (圖8 (f-Ι)、圖8 (f-2))。
[0131]接著，在加速能量為30keV，注入劑量為3.0X 11Vcm2的條件下將As(砷)離子注入到阱區2上的活性區，形成用於獲得與阱區2的接觸的高濃度η型區6。接下來，在加速能量為30keV，注入劑量為3.0X 11Vcm2的條件下將BF2 (氟化硼)離子注入到降低表面電場區3上的活性區，形成用於獲得與降低表面電場區3的接觸的高濃度ρ型區7 (圖9(g-l)、圖 9(g-2))。
[0132]接著，在矽基板I的正面形成層間絕緣膜8之後，進行熱處理，並進行As離子和BF2離子的活性化(圖10(h-l)、圖10 (h-2)) ο接下來,通過RIE (Reactive 1n Etching:反應離子刻蝕)選擇性地去除層間絕緣膜8，在高濃度η型區6以及高濃度ρ型區7上形成接觸孔之後，通過濺射法在層間絕緣膜8上以埋入接觸孔內部的方式形成鋁膜。然後，進行鋁膜的蝕刻，通過形成電極9、電極10、場板I Ia和場板I Ib (圖11 (i_l)、圖11 (i_2))，從而完成半導體裝置100。
[0133]如上述說明，根據各實施方式，當進行用於形成降低表面電場區3的離子注入時，通過具有以預定的隔斷圖案配置的掩模部17a、17b的抗蝕劑掩模17選擇性地遮蔽角部分16，形成角部分16的降低表面電場區3的單位面積的總雜質量比直線部分15的降低表面電場區3的單位面積的總雜質量少的高耐壓分離構造14。另外，可以使成為角部分16的最佳條件的降低表面電場區3的注入劑量與成為直線部分15的最佳條件的降低表面電場區3的注入劑量相配合。其結果為，使角部分16的降低表面電場區3的注入劑量與直線部分15的降低表面電場區3的注入劑量相同，與以往的耐壓構造相比可以實現高耐壓。
[0134]另外，根據各實施方式，通過抗蝕劑掩模17調節遮蔽率，以使角部分16的耐壓曲線32全部落入直線部分15的耐壓曲線31的內側，與以往的耐壓構造相比可以實現高耐壓。
[0135]另外，在各個實施方式中，如前所述，離子注入時使用遮蔽掩模(抗蝕劑掩模17)，使基板正面側的擴散層(降低表面電場區3)的單位面積的淨總雜質量在角部分16比在直線部分15少。這些直線部分15和角部分16的擴散層的淨總雜質量都滿足預定的降低表面電場條件，並且在使用上述的遮蔽掩模對直線部分15和角部分16同時進行離子注入和熱處理。即使在如此對直線部分15和角部分16同時進行離子注入的情況下，通過使用遮蔽掩模，也可以使擴散層的淨總雜質量分別配合，以使在直線部分15和角部分16成為預先求得的各自的耐壓曲線31、32b的最大值(31a、32c)(使不用掩模遮蔽降低表面電場區3的注入劑量的情況下的角部分16的耐壓曲線32b移動至在耐壓曲線31的峰值所對應的降低表面電場區3的注入劑量下顯示峰值的耐壓曲線32)。使直線部分15和角部分16都為最大耐壓，與以往的構造相比可以提高元件耐壓。並且，通過對直線部分15和角部分16同時進行離子注入，與直線部分15和角部分16分別分開進行離子注入的情況相比，可以減少工序的偏差，減少元件耐壓的降低。
[0136]以上，本發明以使用矽基板的情況為例進行了說明，但不僅限於此，也可以使用SiC基板和/或化合物半導體基板來代替矽基板。另外，在本發明中，半導體基板也可以為雜質濃度均勻而製造的半導體晶片和/或形成在半導體晶片上雜質濃度均一地形成的外延生長層的半導體基板。在形成了外延生長層的半導體基板的情況下，在雜質濃度均一地形成的外延生長層形成有阱區和降低表面電場區。另外，各實施方式中設第一導電型為P型，第二導電型為η型，但本發明設第一導電型為η型，第二導電型為ρ型也同樣成立。
[0137]產業上的可利用性
[0138]如上，本發明的半導體裝置和半導體裝置的製造方法對具有雙重降低表面電場構造的半導體裝置有用。
【權利要求】
1.一種半導體裝置，其特徵在於，具備: 第二導電型的阱區，其選擇性地形成於第一導電型的半導體基板正面的表面層； 第一導電型的第一區域，其以環狀的平面形狀形成在所述阱區的內部； 第二導電型的第二區域，其以環狀的平面形狀形成在所述阱區的內部的所述第一區域的內側； 第一導電型的降低表面電場區，其形成在所述阱區的內部的所述第一區域和所述第二區域之間；和 高耐壓分離構造，其由所述半導體基板和所述降低表面電場區夾著所述阱區的雙重降低表面電場構造構成， 其中， 所述高耐壓分離構造具有由直線部分和與所述直線部分相連的有固定曲率的角部分構成的平面形狀， 所述角部分的所述降低表面電場區，具有高濃度區和比所述高濃度區的擴散深度淺，雜質濃度低的低濃度區， 所述降低表面電場區的所述直線部分的單位面積的第一淨總雜質量以及所述降低表面電場區的所述角部分的單位面積的第二淨總雜質量均為1.4X 112 [/cm2]以下， 所述阱區的第三淨總雜質量為2.8 X 112 [/cm2]以下， 從所述第三淨總雜質量減去所述第一淨總雜質量而得到的值以及由所述第三淨總雜質量減去所述第二淨總雜質量而得到的值均為1.4X 112 [/cm2]以下， 所述第一淨總雜質量比所述第二淨總雜質量少。
2.根據權利要求1所述的半導體裝置，其特徵在於，還具備 第一導電型的分離區域，其，以包圍所述阱區的方式，以從所述半導體基板的正面起算等於或者大於所述阱區的深度的深度形成在所述降低表面電場區的外側。
3.根據權利要求1所述的半導體裝置，其特徵在於， 所述第一淨總雜質量比所述第二淨總雜質量少的量為20%以下。
4.根據權利要求1所述的半導體裝置，其特徵在於， 所述半導體基板與所述降低表面電場區電連接。
5.根據權利要求1至4任一項所述的半導體裝置，其特徵在於， 所述高濃度區和所述低濃度區相互接觸並交替地重複配置。
6.一種半導體裝置的製造方法，其特徵在於， 是權利要求1所述的半導體裝置的製造方法，包括: 在所述半導體基板上通過第二導電型的雜質的離子注入和熱處理形成所述阱區的第一工序；和 在所述高耐壓分離構造的所述直線部分和所述角部分通過第一電型雜質的離子注入和熱處理形成所述降低表面電場區的第二工序， 其中， 在所述第二工序中，用掩模來部分地遮蔽所述角部分，而使進入所述半導體基板內的所述第一導電型雜質的離子注入量比進入所述直線部分的所述半導體基板內的所述第一導電型雜質的離子注入量少。
7.根據權利要求6所述的半導體裝置的製造方法，其特徵在於， 在所述第二工序中，通過所述掩模遮蔽從所述直線部分的耐壓為最大的注入劑量減去所述角部分的耐壓為最大的注入劑量而得到的注入劑量的所述第一導電型雜質，而減少進入所述半導體基板內的所述第一導電型雜質的離子注入量。
8.根據權利要求6所述的半導體裝置的製造方法，其特徵在於， 在所述第二工序中，以使與所述直線部分的預先求得的所述降低表面電場區的注入劑量相對的耐壓曲線的最大耐壓和與所述角部分的預先求得的所述降低表面電場區的注入劑量相對的耐壓曲線的最大耐壓一致的方式，調整所述掩模的遮蔽率，而調整所述降低表面電場區的淨總雜質量。
【文檔編號】H01L27/08GK104205335SQ201380012122
【公開日】2014年12月10日 申請日期:2013年4月11日 優先權日:2012年5月28日
【發明者】上西顯寬, 山路將晴 申請人:富士電機株式會社