用於改善電晶體性能的複合間隔區內襯的製作方法

2023-04-23 12:30:16 1

專利名稱：用於改善電晶體性能的複合間隔區內襯的製作方法
技術領域：
本發明涉及一種具有改善的電晶體性能的半導體裝置以及其形成方法，尤適用於具有高速集成電路的高密度半導體裝置的製造上，其中該高速集成電路具有次微米的特徵線寬(feature)設計以及淺連接深度。
背景技術：
對高密度與高性能的日益增加的需求，特別是對電晶體性能的提升與高操作速度的需求，使半導體製造技術面臨嚴苛的要求。電晶體的性能取決於各種因素，且會輕易地被製造過程中的各種處理操作所降低，例如在等離子體加強化學氣相沉積(plasma enhanced chemicalvapor deposition)中，基板暴露於高溫與等離子體中的等離子體沉積技術。高操作速度的需求同時也需要使用具有相對較低的介電常數(例如低於3.9)的介電材料。於此所述的介電常數值(k)是以真空的介電常數為1為基準。
在施行習知的製造技術時，如圖1所示，通常是形成柵極電極11於半導體基板10之上，並具有柵極介電層12(亦即柵極氧化層)介於其中。隨後並進行離子注入(ion implantation)處理，以注入淺源極/柵極延伸區13。隨後，在柵極電極11側表面和基板10的上表面上，形成厚度約50至500的氧化物內襯(liner)，以在後續形成側壁間隔區(sidewall spacer)16的蝕刻處理中，保護基板表面。其中，該側壁間隔區16通常由氮化矽形成。參考符號14則表示，通常在形成側壁間隔區16後予以注入中度或重度摻雜的源極/漏極區。
在施行習知的半導體製造技術(例如用以形成圖1所示的結構的製造技術)時，會遇到一些困難。舉例而言，在高溫處理中，例如通常是在約700℃以上的溫度，以低壓化學氣相沉積所進行的氧化矽內襯15的沉積處理中，被注入於源極/漏極延伸區13的摻雜雜質，例如P型式雜質，特別是硼(B)雜質，會擴散(diffusion)及分離(segregate)至氧化物內襯15中。由於會增加源極/漏極延伸區的阻抗，此類由源極/漏極延伸區產生的擴散漏失明顯不利。在一試圖解決此問題的先前技術中，包括以增加的注入量，將摻雜雜質(例如硼或二氟化硼(BF2))予以離子注入，以補償擴散損失。然而，此方法會不利地導致較深的連接深度(Xj)，而會與不斷進行的極小化的努力相牴觸。
另一個在習知技術中的不利點是，若使用氧化物內襯15以保護基板表面損害的話，則側壁間隔區需要使用能夠相對於氧化物內襯15被選擇性蝕刻的材料，例如具有高介電常數(例如，約超過7)的氮化矽或氮氧化矽。
因此，一種其所具有的電晶體具有改善的性能、淺連接深度(Xj)、以及提升操作速度的半導體裝置，以及其形成方法，是持續存在的需求。尤其特別需要一種高密度的半導體裝置，其具有約0.12微米以下的設計準則，且具有高信賴性的電晶體以及高操作速度。

發明內容
本發明的主要目的是提供一種高密度半導體裝置，其所具有的電晶體系具有改善的性能。
本發明的另一目的是提供一種高密度半導體裝置的製造方法，其中，該高密度半導體裝置所具有的電晶體具有改善的性能。
本發明的其餘目的以及其它特徵將會於後述中提出，而本領域技術人員，通過查看後文的敘述，或通過因實施本發明而習得的知識，將可輕易地進行本發明的其它後續改善或包含部份本發明內容的變型。本發明所能獲得及被了解的目的，如同後述的權利要求書所具體闡明者。
依據本發明的其一實施態樣，可通過一種半導體裝置而就某種程度上達到上述及其它目的，而該半導體裝置包括具有側表面的柵極電極，其位於基板的上表面之上且以柵極介電層介於其間；在柵極電極側表面及基板上表面上的氧化物內襯；氧化物內襯上的氮化物內襯；以及氮化物內襯上的側壁間隔區。
本發明的另一實施態樣為半導體裝置的製造方法，該方法包括形成具有側表面的柵極電極，其是位於基板的上表面之上且以柵極介電層介於其間；形成複合內襯，其中該複合內襯包括於柵極電極側表面及基板上表面上的氧化物內襯，以及於氧化物內襯上的氮化物內襯；以及在該複合內襯上形成側壁間隔區。
本發明的具體實施例包含通過分離等離子體沉積處理(decoupled plasma deposition)，在柵極電極的側表面與基板的上表面上，直接沉積初始的氧化矽內襯；通過分離等離子體沉積處理，在該氧化矽內襯上直接沉積氮化矽內襯；以及，隨後在該氮化矽內襯上形成一層間隔材料。由於氧化矽內襯層與氮化矽內襯層的分離等離子體沉積處理，是在不高於約400℃的溫度下施行，因此可減少基板暴露於高溫中的機會，以減少雜質由淺源極/漏極延伸區中擴散而出的狀況。隨後則執行各向異性蝕刻(anisotropic etching)，以形成側壁間隔區。隨後則施行蝕刻，從柵極電極的上表面選擇性移除氮化矽層與氧化矽層的部份。本發明的具體實施例進一步包含，由二氧化矽形成該側壁間隔區，因而使其所產生的結構，相較於包括氮化矽或氧化矽側壁間隔區的結構，具有較低的電容，而因此可增加操作速度。
由後述的詳細說明，本領域技術人員將會逐漸明了本發明的其餘目的及態樣。而在後述的詳細說明中，將僅會以例舉執行本發明的預期最佳模態的方式，僅顯示及描述本發明的較佳具體實施例。應當了解的是，本發明仍具有其它及不同的具體實施例，而其數個局部技術也能具有不同明顯態樣的變型，而這些皆仍不會脫離本發明的範疇。因此，本發明的圖標與敘述系用以例釋本發明，而非用以限制本發明。


圖1是顯示習知電晶體結構的概要示意圖；圖2至圖4是顯示本發明的具體實施例的方法的連續步驟的概要示意圖；以及圖5是顯示另一發明態樣的概要示意圖；在圖2至圖4中，是以相同的元件符號，標示類似的特徵或元件。
具體實施例方式
本發明可對應半導體裝置的極小化與高信賴性的持續需求。本發明能夠提供具有增加的電晶體性能的半導體裝置，以及其形成方法，本發明是通過在柵極電極的側表面與基板的上表面上，形成相對於習知的氧化物內襯的複合氧化物/氮化物內襯，因此可使用氧化物側壁間隔區，其相對於習知的氮化矽或氮氧化矽側壁間隔區具有較低的介電常數(k)，同時也伴隨著在操作速度上的改善。本發明的具體實施例進一步包含，通過使用相對低溫(例如，約400℃以下)的分離等離子體沉積技術，將氧化物與氮化物層予以沉積，而因此可顯著地減少雜質(例如，P型式雜質，亦即硼或二氟化硼)的擴散，同時能維持一相對較低的約200至300的連接深度(Xj)。此外，可將氧化物內襯形成為任意薄者，以使由分離造成的雜質漏失降到最低，同時可將分離等離子體氮化物層形成為具有足夠厚度，使其足以做為間隔區蝕刻的蝕刻停止層。
在分離等離子體沉積處理的基本上所包括的技術中，產生等離子體的區域或處理槽，系遠離真正產生沉積的區域或處理槽，而為一分離的處理槽。而由等離子體產生的蒸汽隨後會被傳送至該沉積區域或處理槽。因此，能夠在相對於產生等離子體的溫度的較低溫度下，施行沉積處理。此較低溫度的使用，可防止雜質由淺漏極/源極延伸區擴散而出，因此能夠維持較低的連接深度。再者，通過執行分離等離子體沉積，使基板不會暴露在等離子體環境下，因此可將基板的損害降到最低，同時隨之也可改善電晶體的性能/信賴性。因此，通過分離等離子體沉積技術對氧化物與氮化物內襯進行沉積，可使基板不會暴露在高溫與等離子體環境中，而不會像在產生等離子體的相同處理槽中沉積該內襯時，基板位於所產生的等離子體之中。另外，也可將該氧化物內襯部份做得非常薄，以使分離至氧化物內襯中的摻雜物分離現象最小化。
本發明的具體實施例包括，在進行離子注入以形成淺源極/漏極延伸區後，通過在低於約400℃的溫度下執行的分離等離子體沉積，在柵極電極的上表面與側表面，以及基板表面的上表面上，以例如約10至50的極小厚度沉積初始的氧化矽內襯。隨後，通過在低於約400℃的溫度下執行的分離等離子體沉積，以例如約50至200的適當厚度，沉積氮化矽內襯於該氧化矽內襯上。該氧化矽內襯與氮化矽內襯實質上係為保形(conformal)者。隨後，將例如為二氧化矽的實質上保形的間隔層予以沉積。於此有利的是，在執行各向異性蝕刻以形成側壁間隔區時，該複合內襯的氮化矽部份可作用為蝕刻停止層。隨後，可通過形成中度或重度摻雜的源極/漏極注入區，並隨後施以活化退火處理等習知方式，而執行後續的處理。隨後，在習知的形成矽化物的程序前，則執行選擇性蝕刻，以從柵極電極與矽基板的上表面移除氮化矽內襯與氧化矽內襯部份。
須認知的是，該初始氧化矽內襯與形成於其上的氮化矽內襯，可通過任何習知的沉積技術予以沉積，只要該習知的沉積技術能夠具有選擇側壁間隔區材料的彈性即可，亦即，能夠具有選擇例如二氧化矽的較低介電常數(k)的材料的彈性。然而，若通過施行分離等離子體沉積以形成該複合內襯的氧化矽與氮化矽內襯，則該基板便不會暴露於等離子體環境中，而可伴隨電晶體性能的改善。再者，在分離等離子體沉積中的低溫(以及薄氧化物內襯部份)的使用，可防止從淺源極/漏極延伸區中，產生例如硼的摻雜雜質的不必要的擴散與分離。
本發明的具體實施例顯示於圖2至圖4中。首先參考圖2，典型上的摻雜多晶體(polycrystalline)的柵極電極21，形成於基板20之上，而典型上的摻雜單晶矽(monocrystalline silicon)，形成於半導體基板或阱區(well region)上的外延層(epitaxial layer)。利用該柵極電極21做為掩模(mask)，而將例如硼的雜質離子注入於基板20中，以形成淺源極/漏極延伸區23。隨後，通過在低於約400℃的溫度下執行的分離等離子體沉積，以約10至約50的厚度沉積初始氧化矽層24。隨後，通過在低於約400℃的溫度下執行的分離等離子體沉積，以約50至約200的厚度沉積氮化矽層25。於此有利的是，在進行該低溫的分離等離子體沉積技術中，基板20不會暴露於等離子體環境中，而可隨之改善電晶體的性能。再者，在分離等離子體沉積中的低溫的使用，以及薄氧化物內襯的使用，能夠防止硼(B)由淺源極/漏極延伸區23擴散至複合內襯24、25中，因此能夠形成以及維持約200至300的淺連接深度(Xj)。
其次，如圖3所示，沉積一層例如二氧化矽的間隔材料30。參考圖4，隨後即執行各向異性蝕刻，以形成側壁間隔區40，其通常在基板表面上具有約600至1200的厚度。有利的是，在形成側壁間隔區40的蝕刻處理中，由於氮化矽層25系作用為蝕刻停止層，因此可防止基板20的損害。後續的處理包含，如通過氫氟酸(HF)蝕刻或復緩衝層氧化物蝕刻(buffered oxide etch)，而選擇性地移除氮化矽層25的部份，以及隨後，如利用熱磷酸，由柵極電極21與基板20的上表面移除氧化矽層24。而在由柵極電極21的上表面移除氮化矽層25與氧化矽層24之前或之後，則執行離子的注入，以形成中度或重度摻雜的源極/漏極區41，而形成如圖4所示的結構。
另一發明態樣則包括，形成具有N/P驅動電流比率於一可接受範圍(亦即，約1.8至2.5)的互補金屬氧化物半導體(CMOS，complementary metal oxide semiconductor)裝置。在可達成此目的具體實施例中，在應變矽覆蓋層(strained Si cap layer)與基板之間的中間層的矽(Si)、鍺(Ge)、碳(C)的量，系被調整成可平衡電子與空穴的移動率。可通過特定的濃度調整而操控應變(strain)量，以保持電晶體相匹配。例如，參考圖5，圖中顯示CMOS結構，其包括在基板50(典型為矽)上形成的p溝道電晶體與n溝道電晶體。矽-鍺-碳層51系形成於矽基板50上，而應變矽層52則形成於層51上。其中，能夠以例如約100至200的適當厚度形成層51，而能夠以例如100至300的適當厚度形成層52。p溝道電晶體包括，形成於柵極介電層53A上的柵極電極54A，並具有淺源極/漏極延伸區56A以及中度或重度源極/漏極區57A，其一般繫於形成側壁間隔區55A後形成。n溝道電晶體包括，形成於柵極介電層53B上的柵極電極54B，並具有淺源極/漏極延伸區56B以及中度或重度源極/漏極區57B，其一般繫於形成側壁間隔區55B後形成。或者是，離子注入也可以在形成側壁間隔區的蝕刻處理前施行。層51包括，濃度約60至90原子百分比(atomic percent)的矽、濃度約10至40原子百分比的鍺、以及濃度約1至10原子百分比的碳。通過在這些組成範圍內，調整矽、鍺與碳的量，便能將矽層52的應變調整成可平衡電子與空穴的移動率，而因此可將N/P驅動電流比率維持於一合理範圍內，其中，該範圍為約1.8或約1.8至2.5。
本發明通過採用氧化矽側壁間隔區，而能夠製造出一種半導體裝置，其具有改善的電晶體性能以及淺連接深度(Xj)(亦即，約200至300)，而具有降低的電容，並因此具有提高的操作速度。本發明的具體實施例可防止在進行內襯沉積時，將基板暴露於高溫與等離子體環境中，而在持續努力進行極小化的同時，也可隨之改善電晶體的性能。
本發明在製造各種型式的半導體裝置時，均具有產業上的效用。本發明在製造高密度半導體裝置時，特別具有產業上的效用，其中該高密度半導體裝置具有約0.12微米的設計準則，並具有提升的操作速度。
在前述中，為了能夠提供對本發明的較佳的了解，提出許多具體的細節，例如特定的材料、結構、反應物、方法等，然而，即使不仰賴這些具體提出的細節，仍能夠實現本發明。另外，本發明並未敘述眾知的製程材料與技術，以免不必要地模糊本發明。
在本揭示中，僅顯示及描述本發明的較佳具體實施例以及其變化的少數範例。須了解的是，可使用本發明於各種其它結合與環境中，且於此所述的發明概念的範疇內，本發明可具有各種變化與變型。
權利要求
1.一種半導體裝置，包括柵極電極(21)，其具有側表面，位於基板(20)的上表面之上且以柵極介電層(24)介於其間；氧化物內襯(24)，其位於該柵極電極(21)的側表面以及該基板(20)的上表面上；氮化物內襯(25)，其位於該氧化物內襯(24)上；以及側壁間隔區(40)，其在該氮化物內襯(25)上。
2.如權利要求1所述的半導體裝置，其中該氧化物內襯(24)包括氧化矽；該氮化物內襯(25)包括氮化矽；以及該側壁間隔區(40)包括氧化矽、氮化矽或氮氧化矽。
3.如權利要求2所述的半導體裝置，其中，該側壁間隔區(40)包括氧化矽。
4.如權利要求3所述的半導體裝置，其中，該氧化矽側壁間隔區(40)具有約小於或等於3.9的介電常數(k)。
5.如權利要求2所述的半導體裝置，包括淺源極/漏極延伸區(23)，其在該柵極電極(21)兩側的基板(20)上表面，而在該側壁間隔區(40)之下，其中該源極/漏極延伸區(23)含有P型式雜質。
6.一種半導體裝置的製造方法，該方法包括形成柵極電極(21)，其具有側表面，位於基板(20)的上表面之上且以柵極介電層(24)介於其間；形成複合內襯，該內襯包括氧化物內襯(24)，其位於該柵極電極(21)側表面以及該基板(20)的上表面上；以及氮化物內襯(25)，其位於該氧化物內襯(24)上；以及在該複合內襯上形成側壁間隔區(40)。
7.如權利要求6所述的方法，其中該氧化物內襯(24)包括氧化矽；該氮化物內襯(25)包括氮化矽；以及該側壁間隔區(40)包括氧化矽、氮化矽或氮氧化矽。
8.如權利要求7所述的方法，包括以具有約小於或等於3.9的介電常數(k)的氧化矽，形成該側壁間隔區(40)。
9.如權利要求7所述的方法，包括通過在低於或等於約400℃的溫度下執行的分離等離子體沉積，以沉積該氮化矽內襯(25)，以及通過在低於或等於約400℃的溫度下執行的分離等離子體沉積，以沉積該氧化矽內襯(24)。
10.如權利要求7所述的方法，包括在形成該複合內襯前，使用該柵極電極(21)作為掩模，而將P型式雜質予以離子注入，以在該基板(20)的上表面上形成淺源極/漏極延伸區(23)。
全文摘要
通過在柵極電極側壁間隔區(40)之下，形成複合氧化物/氮化物內襯(24，25)，而製造一種具有改善的電晶體性能的半導體裝置；具體實施例則包含，通過分離等離子體沉積技術而沉積保形氧化物層(24)，通過分離等離子體沉積技術而沉積保形氮化物層(25)，沉積間隔層(30)，以及隨後進行蝕刻程序。
文檔編號H01L29/78GK1606800SQ02825739
公開日2005年4月13日 申請日期2002年12月19日 優先權日2001年12月19日
發明者J·F·布勒, D·吳, S·路寧, D·J·瑞斯特斯, D·卡多詩 申請人:先進微裝置公司