高端cmos的feol/meol金屬電阻器的製作方法
2023-05-20 09:05:46
專利名稱：高端cmos的feol/meol金屬電阻器的製作方法
技術領域：
本發明涉及用於半導體集成電路中的金屬電阻器，尤其涉及把例如耐熔金屬氮化物的金屬電阻器集成到互補金屬氧化物半導體(CMOS)技術中的方法。本發明還涉及使用本發明的方法構成的半導體結構。
背景技術：
在半導體集成電路(IC)中，電阻器可以被用於控制IC的其它電子部件的電阻。本領域的技術人員眾所周知，電阻器的電阻R與電阻器的長度L和電阻器的橫截面積的倒數1/A成比例；在電流方向上測量L和A。
電阻器的電阻的基本公式是R與L/A成比例，即，Rα L/A，其中R、L和A定義如上。
現有技術電阻器通常由摻雜的多晶矽組成。隨著半導體器件集成度的增加，半導體IC內的每個部件必須提供等效或更好的電氣特性。因而，小尺寸的電阻器必須提供在使用期間不大波動的恆定的電阻值。然而，由於多晶矽的特性，包括摻雜多晶矽的現有技術電阻器只能提供有限空間內的有限電阻。於是，使用多晶矽電阻器提供相對更緊密的電阻容限變成設計和製造高度集成半導體器件的問題。
最近，摻雜多晶矽電阻器已被單薄膜電阻器替代，其包括具有比多晶矽的電阻容限更緊密的電阻容限的材料。這種材料的例子包含但不限於TiN和TaN。包含36％N2的TaN是當前在多數半導體器件的後段製程(BEOL)中使用的材料。即便更緊密的電阻材料可用於製造良好的電阻器，它們通常顯示出電阻係數的極高溫度係數，即TCR為大約-600ppm/℃的級別。作為電阻和溫度的規格化一階導數的TCR提供了足夠手段以測量電阻器的性能。
由於現有技術的單薄膜電阻器的高TCR值，所以當在大約85℃的正常工作溫度下使用電阻器時，這種電阻器的電阻往往波動較大；電阻起伏妨礙了高性能半導體IC器件的性能。例如，如果在半導體IC中提供具有50歐姆電阻係數的電阻器，則則隨著其被使用並且經由焦耳加熱來加熱，電阻器的高TCR可能使電阻從所期望的50歐姆電阻變化多達15到20％。同樣地，50歐姆電阻器未在其打算處於的電阻值處工作。此外，BEOL薄膜電阻器的自加熱提供了具有低電流密度的電阻器。
前段製程(FEOL)擴散電阻器允許較高的電流密度並且實現了低容限(大約10％)，但是由於這類電阻器在襯底內建立，所以它們具有高寄生電容。另外，FEOL擴散電阻器具有極高TCR。
多晶矽電阻器可以在比BEOL金屬電阻器略高的電流密度(2x)上使用，並且它們具有低TCR值和寄生電容(當放置在溝槽隔離區域頂上時)。不管這些好處如何，多晶矽電阻器往往具有比其它電阻器更高的薄膜電阻容限。
上述現有技術的電阻器均不具有全部優點，例如當前半導體IC所需的緊密的薄膜電阻容限、高電流密度和低寄生電容。因此，需要提供用於具有緊密薄膜電阻容限、高電流密度和低寄生電容的半導體IC中的電阻器。
發明內容
本發明提供了與現有擴散電阻器相比具有緊密薄膜電阻容限(大約5％或更小)、高電流密度(大約0.5毫安/微米或更大級別)、低寄生電容，以及與BEOL金屬電阻器比較具有TCR降低(60％)(60％)的FEOL/MEOL(中段製程)金屬電阻器。
具體地，本發明提供了一種半導體IC結構，其包括半導體襯底，包含位於其表面的至少一個前段製程器件(FEOL)；位於所述半導體襯底的所述表面上或與該表面非常接近的至少一個電阻器，所述至少一個電阻器至少包括導電金屬；以及在所述至少一個電阻器之上的第一層金屬。
除了上述半導體IC結構之外，本發明還提供了半導體IC結構的各種製造方法。具體地，本發明的方法提供了把金屬電阻器集成到CMOS技術中的手段。廣義來說，本發明的方法包括在半導體襯底的表面上形成至少一個FEOL器件；在所述半導體襯底的表面上或與該表面非常接近地形成至少一個電阻器，所述至少一個電阻器包括導電金屬；以及在所述半導體結構上形成第一層金屬。
在本發明的方法的一個實施例中，處理包含步驟提供包含位於半導體襯底的表面上的至少一個FEOL器件的結構；在包含所述至少一個FEOL器件的所述結構上形成阻蝕層；在所述阻蝕層上形成導電金屬；在所述導電金屬上形成電介質材料；光刻所述導電金屬和所述電介質材料以提供包含所述導電金屬和所述電介質材料的疊層；以及在所述至少一個FEOL器件和所述疊層上形成第一層金屬。
本發明的另一個方法包含步驟提供包含位於半導體襯底的表面上的平面化電介質材料的結構，該半導體襯底包括位於其上的至少一個FEOL器件；在所述平面化電介質材料上形成導電金屬；在所述導電金屬上形成電介質材料；光刻所述導電金屬和所述電介質材料以提供疊層；以及至少在所述疊層、所述平面化電介質和所述至少一個FEOL器件上形成第一層金屬。
本發明的另一方法包含步驟提供包含位於半導體襯底的表面上的至少一個FEOL器件的結構；在所述結構上形成矽化物金屬層(silicide metal layer)；
在所述矽化物金屬層上形成電介質材料；光刻所述電介質材料以提供在一部分所述矽化物金屬層頂上有光刻電介質材料的至少一個疊層，所述至少一個疊層位於所述半導體襯底的所述表面頂上；進行矽化以至少把所述至少一個疊層的矽化物金屬層轉換成金屬矽化物(metal silicide)，其中所述疊層的所述金屬矽化物包括電阻器的導體；以及至少在所述疊層和所述至少一個FEOL器件上形成第一層金屬。
圖1A-1F是圖解本發明的第一實施例中使用的基本處理步驟的圖示(通過橫斷面圖)。
圖2A-2F是圖解本發明的第二實施例中使用的基本處理步驟的圖示(通過橫斷面圖)。
圖3A-3F是圖解本發明的第三實施例中使用的基本處理步驟的圖示(通過橫斷面圖)。
具體實施例方式
現在參考伴隨本申請而出現的附圖更詳細地描述包含至少一個FEOL器件和製造它的方法的本發明，本發明提供了在半導體襯底的表面上或與該表面非常接近處包含金屬電阻器的半導體IC結構。附圖提供示例性目的並且因而未按比例繪出。可以看到在伴隨本申請而出現的附圖中類似元件和/或部件通過類似附圖標記指示。
如上所述，本發明提供了具有緊密薄膜電阻容限(大約5％或更小級別)，高電流密度(大約0.5毫安/微米或更大級別)，低寄生電容以及降低的TCR的FEOL/MEOL金屬電阻器。金屬電阻器被集成到CMOS技術中，使得它位於半導體襯底的表面上或與該表面非常接近。通過″非常接近″，表示在第一金屬互連層下面一個距離內。在當前附圖中圖解的某些實施例中，金屬電阻器位於溝槽隔離區域之上。儘管描繪和描述了這個結構，但本發明還考慮其中金屬電阻器位於未包含溝槽隔離區域的半導體表面上的實施例。
第一實施例首先參考在圖1A-1F中描述的實施例。這個實施例開始時提供圖1A中示出的結構10。結構10包含所加工的半導體襯底12，其包含位於半導體襯底12中的至少一個溝槽隔離區域14，以及位於半導體襯底12的表面上的至少一個FEOL器件16。在該附圖中，至少一個FEOL器件16是場效應電晶體(FET)，其包含源極/漏極區域18，位於源極/漏極區域18頂上的矽化物區域20，柵極電介質22，柵極導體24，位於柵極導體24上的可選矽化物區域20′，以及位於至少柵極導體24的側壁上的至少一個隔離物26。儘管將FET圖解為FEOL器件，本發明還考慮其它類型的FEOL器件，其包含例如雙極電晶體，BiCMOS器件，無源器件以及在處理的前段形成的任何其它類似器件。還考慮了這種FEOL器件的組合。
所加工的半導體襯底12包括任何半導體材料，其中半導體材料包含例如Si，SiGe，SiGeC，SiC，GaAs，InP，InAs，矽絕緣體(SOI)，SiGe絕緣體(SGOI)以及例如Si/SiGe的分層半導體。優選地，所加工的半導體襯底12包括含有Si的半導體材料。
柵極介質22包含例如氧化物，氮化物，氮氧化物或其疊層的任何絕緣材料。優選地，柵極電介質22是例如SiO2，TiO2，Al2O3等等的氧化物。柵極導體24包含任何導電材料，其包含摻雜多晶矽，金屬，金屬矽化物，金屬氮化物以及其組合。
在存在時，溝槽隔離區域14包括例如四乙基正矽酸鹽(TEOS)或高密度等離子體氧化物(HDPO)的溝槽電介質材料。
至少一個FEOL器件16是使用本領域的技術人員眾所周知的傳統方法形成的。
例如，當至少一個FEOL器件16是FET時，可以使用能夠形成FET的傳統CMOS處理步驟。當使用雙極電晶體時，可以使用傳統雙極電晶體處理步驟。同樣，當使用BiCMOS時，可以使用傳統雙極和CMOS處理步驟。
由於本發明可以使用當前可用或可以在將來開發的用於製造FEOL器件的任何技術，所以在形成FEOL器件16時使用的各種處理步驟的細節不是本發明的關鍵。
在提供圖1A示出的結構10之後，阻蝕層30在包含溝槽隔離區域14頂端和至少一個FEOL器件16的整個結構上形成。在圖1B中示出所得到的結構。
使用任何共形沉積處理形成阻蝕層30，其中共形沉積處理包含例如化學汽相沉積(CVD)，等離子體增強化學汽相沉積(PECVD)，化學溶液沉積，蒸發，原子層沉積(ALD)以及其它類似沉積處理。所形成的阻蝕層30的厚度可以根據所使用的沉積處理以及所使用的絕緣材料的類型而變化。通常以及出於示例性的目的，阻蝕層30具有從大約20到大約50納米的厚度，其中從大約30到大約40納米的厚度更常見。
阻蝕層30可以包括任何絕緣材料，其可以充當終止蝕刻處理的層。說明性地，阻蝕層30可以包括氧化物，氮化物，氮氧化物或其任何組合。在一個最優實施例中，阻蝕層30包括SiN或氮氧化矽。
接著，如圖1C所示，導電金屬32在阻蝕層30的表面上形成。導電金屬32可以包括具有比多晶矽更緊密的電阻容限的任何金屬。可以被用作導電金屬32的材料的例子包含但不限於Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr等等。在這裡還考慮這些材料的組合。優選地，導電金屬32包括TaN，TiN，NiCr或SiCr，其中TaN和TiN是最優選的。導電金屬32是薄層，其厚度通常從大約20到大約50納米，其中從大約30到大約40納米的厚度更常見。
導電金屬32可以使用包含例如CVD、PECVD，濺射，電鍍，蒸發，ALD的任何沉積處理以及其它類似沉積處理在阻蝕層30上形成。
在形成導電金屬32之後，電介質材料34在導電金屬32上形成，從而提供例如圖1D中示出的結構。本發明這裡形成的電介質材料34可以包括氧化物，氮化物，氮氧化物或其任何組合。電介質材料34可以是與阻蝕層30相同或不同的絕緣材料。在一個實施例中，阻蝕層30和電介質材料34都由SiN組成。
本發明這裡形成的電介質材料34可以具有可變的厚度，其取決於形成它所使用的技術以及所使用的絕緣材料的類型。通常，電介質材料34具有從大約30到大約60納米的厚度，其中從大約40到大約50納米的厚度更常見。使用可與形成阻蝕層30時使用的沉積處理相同或不同的傳統沉積處理形成電介質材料34。因而，CVD，PECVD，蒸發，ALD或化學溶液沉積可以在電介質材料34的形成中使用。
接著如圖1E中所示，提供包括光刻電介質材料34和光刻導電金屬32的疊層36。疊層36包含本發明的FEOL/MEOL金屬電阻器(即，導電金屬32)。如圖所示，光刻導電金屬32位於非常接近所加工的半導體襯底12的表面的位置，其僅僅由阻蝕層30分離。在所示的實施例中，包含光刻導電金屬32的疊層36在溝槽隔離區域14上形成。在某些實施例中，疊層36位於半導體材料上。
疊層36由平版印刷(lithography)和蝕刻形成。平版印刷步驟包含在電介質材料34的表面頂上塗敷光致抗蝕劑(未示出)，把光致抗蝕劑曝光於照射圖案以及使用傳統抗蝕顯影劑把圖案顯影到光致抗蝕劑上。蝕刻步驟包括任何傳統幹蝕刻過程，溼蝕刻過程或其組合，其能夠選擇性清除電介質材料34的未加保護的部分以及下層導電金屬32，同時終止於阻蝕層30。
能使用的幹蝕刻過程的例子包含反應離子蝕刻(RIE)，等離子體蝕刻，離子束蝕刻或雷射燒蝕。當使用溼蝕刻過程時，通常使用定時蝕刻，並且蝕刻劑必須能夠清除電介質材料34的未加保護的部分以及對應下層導電金屬32。
在形成疊層36之後，至少一層金屬(即，第一層金屬38)通過傳統BEOL處理形成。這包含通過沉積形成層間電介質(ILD)40，在層間電介質40中形成接觸開口以及用導電金屬42填充接觸開口。在圖1F中示出所得到的結構。ILD 40包含通常在互連結構中使用的任何傳統有機(聚醯亞胺，聚醯胺，含矽聚合物(silicon-containing polymer)等等)或無機電介質材料(例如硼磷摻雜矽酸鹽玻璃(BPSG)或SiO2)。ILD 40可以是多孔的(porous)或非多孔的(non-porous)，並且它可以使用包含CVD，PECVD，化學溶液沉積，旋塗，蒸發等等的任何已知沉積處理來形成。ILD 40通常具有從大約400到大約600納米的厚度。
導電金屬42包含通常在互連結構中使用的任何導電線材料。因而，例如，導電金屬42可以包括Cu，Al，Ta，TaN，W或合金和其矽化物。導電金屬42通過例如濺射，電鍍，CVD，PECVD，蒸發等等的沉積處理形成。
包含通孔和線的接觸開口通過平版印刷和蝕刻形成。本領域的技術人員已知通孔具有比線更窄的寬度。在附圖中，通孔穿過ILD 40並且線位於所述通孔頂上。
第二實施例參考圖2A中示出的結構50，其包含半導體襯底12，溝槽隔離區域14以及FEOL器件16和16′。FEOL器件16是FET，而FEOL器件16′是雙極器件。為了清晰，在本發明的附圖中把FEOL器件16和16′示作單個框。使用在針對圖1A的第一實施例中描述的技術形成圖2A中示出的結構。
接著，形成可以是例如硼摻雜矽酸鹽玻璃或另一種類似ILD材料(參見上述第一實施例)的氧化物的平面化電介質材料52。平面化電介質材料52由傳統沉積處理形成，並且如果需要，則可以使用例如化學機械拋光(CMP)或打磨的平面化處理。在圖2B中示出包含平面化電介質材料52的所得到的結構。平面化電介質材料52具有略微大於FEOL器件16和16′的高度的厚度。具體地，平面化電介質材料52具有從大約400到大約760納米的厚度，其中從大約450到大約550納米的厚度更常見。
接著，在平面化電介質材料52的表面上形成導電金屬32，從而提供提供圖2C中示出的結構。涉及在第二實施例中使用的導電金屬32的細節與第一實施例中所討論的那些相同，因而這裡參考引用了那些細節。
當在該結構上形成導電金屬32之後，在導電金屬32上形成電介質材料34，從而提供圖2D中示出的結構。涉及在第二實施例中使用的電介質材料34的細節與第一實施例中的所討論的那些相同，因而這裡參考引用了那些細節。
接著，形成疊層36，從而提供圖2E中示出的結構。如在第一實施例中所述形成疊層36。因而，這裡也參考引用了那些處理細節。
接著，對圖2E中示出的結構進行能夠在其上形成第一層金屬38的BEOL處理。BEOL處理包含形成ILD 40以及提供用導電金屬42填充的接觸開口。涉及本發明的第二實施例的這個步驟的細節與上述相同。
第三實施例這個實施例不同於上述實施例之處在於電阻器包含金屬矽化物，其在FEOL器件的矽化期間形成。本發明的第三實施例從提供圖3A中示出的結構60開始。這個結構包含位於半導體襯底12的表面上的至少一個FEOL器件16，其包含至少一個溝槽隔離區域14。所示和示例的FEOL器件16是仍不包含任何矽化物區域的FET。儘管示出了FET器件，但第三實施例可以與包含矽化物區域的其它FEOL器件一起工作。
接著，在結構上形成矽化物金屬層62，從而提供圖3B中示出的結構。本發明的這個實施例中使用的矽化物金屬62包括能夠與矽反應以形成金屬矽化物的任何金屬。這種金屬的例子包含但不限於Ti，Ta，W，Co，Ni，Pt，Pd以及其合金。本發明中使用的矽化物金屬層62可以使用包含例如濺射，化學汽相沉積，蒸發，化學溶液沉積，電鍍等等的任何傳統沉積處理進行沉積。矽化物金屬層62的厚度可以變化，但是通常矽化物金屬層62具有從大約10到大約50納米的厚度。
接著，使用前面在本發明第一實施例中描述的技術在矽化物金屬層62上形成電介質材料34。例如在圖3C中示出包含電介質材料34的結構。
接著，電介質材料34通過平版印刷和蝕刻來進行光刻形成以在一部分矽化物金屬層62上提供所光刻的電介質材料34的至少一個疊層36。如圖所示，至少一個疊層36位於半導體襯底12的表面上。在疊層36內的矽化物金屬62會變成本發明的金屬電阻器，而未在所光刻的電介質材料下面的矽化物金屬層62的位於矽頂上的剩餘部分會變成位於源極/漏極區域18頂上的矽化物區域20，以及位於柵極導體24頂上的矽化物區域20′。參見圖3D。
接著，結構被退火以把每個疊層的矽化物金屬層62轉換成金屬矽化物。退火包含第一退火，選擇性蝕刻處理以及可選的第二退火。第一退火通常在比第二退火步驟更低的溫度執行。通常，使用連續加熱方式或各種斜升和吸收(ramp and soak)加熱周期在大約300℃到大約600℃的溫度處執行第一退火步驟，其中第一退火步驟可以形成或可以不形成高電阻矽化物階段材料。更優選地，第一退火步驟在大約350℃到大約550℃的溫度處執行。使用連續加熱方式或各種斜升和吸收加熱周期，在大約600℃到大約800℃的溫度處執行第二退火步驟。更優選地，第二退火步驟在大約650℃到大約750℃的溫度處執行。第二退火通常把高電阻矽化物轉換成較低電阻的矽化物相(silicidephase)。
矽化物退火在例如He，Ar，N2或合成氣體的氣體環境中執行。源極/漏極矽化物接觸退火步驟可以使用不同環境，或退火步驟可以在相同環境中執行。例如，He可以在兩個退火步驟中使用，或He可被用於第一退火步驟，而合成氣體可以在第二退火步驟中使用。
在第一退火之後進行的選擇性蝕刻包括能夠從結構中清除任何曝露的無反應矽化物金屬的溼蝕刻過程。圖3E示出矽化物退火以及選擇性蝕刻之後的結構。在這個實施例中，所光刻的電介質材料34用作蝕刻掩模。在這個附圖中，矽化物區域64是本發明的金屬電阻器。所光刻的電介質材料34可以在選擇性蝕刻之後被清除，但不是必需的。
接著，在圖3E中示出的結構上形成第一層金屬38，從而提供圖3F中示出的結構。涉及本發明的這個步驟的細節與上述本發明第一實施例的那些相同。
觀察到，本發明的各種實施例提供了在半導體襯底上、第一層金屬下提供集成金屬電阻器的手段。因而，本發明的集成方案與現有技術的金屬電阻器設計相比，提供了更好的通過襯底的熱耗散。
雖然針對本發明的優選實施例特別示出以及描述了本發明，然而本領域的技術人員會理解，可以在不偏離本發明的範圍和宗旨的前提下進行形式以及細節上的上述以及其它變化。因此，本發明不限於所描述和圖解的確切形式以及細節，而是處於所附權利要求書的範圍之內。
權利要求
1.一種半導體IC結構，包括半導體襯底，包含位於其表面的至少一個前段製程器件(FEOL)；位於所述半導體襯底的所述表面上或與該表面非常接近的至少一個電阻器，所述至少一個電阻器至少包括導電金屬；以及在所述至少一個電阻器之上的第一層金屬。
2.如權利要求1所述的半導體IC結構，還包括在所述半導體襯底中的溝槽隔離區域，所述至少一個電阻器位於所述溝槽隔離區域上。
3.如權利要求1所述的的半導體IC結構，其中所述導電金屬包括Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr或金屬矽化物。
4.如權利要求3所述的半導體IC結構，其中所述導電金屬包括TaN，TiN，NiCr或SiCr。
5.如權利要求1所述的半導體IC結構，其中所述導電金屬具有大約20到大約50納米的厚度。
6.如權利要求1所述的半導體IC結構，還包括位於所述導電金屬下面的阻蝕層。
7.如權利要求6所述的半導體IC結構，其中所述阻蝕層具有大約20到大約50納米的厚度。
8.如權利要求1所述的半導體IC結構，還包括在所述至少一個電阻器上的電介質材料。
9.如權利要求1所述的半導體IC結構，其中所述第一層金屬包括具有用導電材料填充的接觸開口的層間電介質材料。
10.如權利要求1所述的半導體IC結構，其中所述至少一個FEOL器件包括場效應電晶體，雙極電晶體，BiCMOS器件，或無源器件。
11.一種把金屬電阻器集成到CMOS技術的方法，包括步驟在半導體襯底的表面上形成至少一個FEOL器件；在所述半導體襯底的表面上或與該表面非常接近地形成至少一個電阻器，所述至少一個電阻器包括導電金屬；以及在所述半導體結構上形成第一層金屬。
12.如權利要求11所述的方法，其中所述至少一個FEOL器件包括場效應電晶體，雙極電晶體，BiCMOS器件，或無源器件。
13.如權利要求11所述的方法，其中所述半導體襯底包含溝槽隔離區域並且在其上形成所述至少一個電阻器。
14.如權利要求11所述的方法，其中所述形成所述至少一個電阻器包括在所述至少一個FEOL器件上形成阻蝕層；在所述阻蝕層上形成導電金屬；在所述導電金屬上形成電介質材料；以及光刻所述導電金屬以及所述電介質材料以提供包含所述導電金屬以及所述電介質材料的疊層。
15.如權利要求11所述的方法，其中所述形成所述至少一個電阻器包括在包含所述至少一個FEOL器件的所述半導體襯底的所述表面上提供平面化電介質材料；在所述平面化電介質材料上形成導電金屬；在所述導電金屬上形成電介質材料；以及光刻所述導電金屬和所述電介質材料以提供疊層。
16.如權利要求11所述的方法，其中所述形成所述至少一個電阻器包括在包含所述至少一個FEOL器件的所述半導體襯底上形成矽化物金屬層；在所述矽化物金屬層上形成電介質材料；光刻所述電介質材料以及所述矽化物金屬層以在所述半導體襯底的所述表面上提供至少一個疊層；以及進行退火以把所述疊層的矽化物金屬層轉換成金屬矽化物，其中所述疊層的所述金屬矽化物包括電阻器的導體。
17.如權利要求11所述的方法，其中所述導電金屬包括Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr或金屬矽化物。
18.如權利要求17所述的方法，其中所述導電金屬包括TaN，TiN，NiCr或SiCr。
19.如權利要求11所述的方法，其中所述導電金屬具有大約20到大約50納米的厚度。
20.如權利要求11所述的方法，其中所述形成所述第一層金屬包括形成層間電介質材料；在所述層間電介質中提供接觸開口；以及用導電金屬填充所述接觸開口。
21.一種把金屬電阻器集成到CMOS技術的方法，包括步驟提供包含位於半導體襯底的表面上的至少一個FEOL器件的結構；在包含所述至少一個FEOL器件的所述結構上形成阻蝕層；在所述阻蝕層上形成導電金屬；在所述導電金屬上形成電介質材料；光刻所述導電金屬和所述電介質材料以提供包含所述導電金屬和所述電介質材料的疊層；以及在所述至少一個FEOL器件和所述疊層上形成第一層金屬。
22.如權利要求21所述的方法，其中所述至少一個FEOL器件包括場效應電晶體，雙極電晶體，BiCMOS器件，或無源器件。
23.如權利要求21所述的方法，其中所述半導體襯底包含溝槽隔離區域並且在其上形成所述至少一個電阻器。
24.如權利要求21所述的的方法，其中所述導電金屬包括Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr。
25.如權利要求24所述的方法，其中所述導電金屬包括TaN，TiN，NiCr或SiCr。
26.如權利要求21所述的方法，其中所述導電金屬具有大約20到大約50納米的厚度。
27.如權利要求21所述的方法，其中所述阻蝕層具有大約20到大約50納米的厚度。
28.一種把金屬電阻器集成到CMOS技術的方法，包括步驟提供包含位於半導體襯底的表面上的平面化電介質材料的結構，該半導體襯底包括位於其上的至少一個FEOL器件；在所述平面化電介質材料上形成導電金屬；在所述導電金屬上形成電介質材料；光刻所述導電金屬和所述電介質材料以提供疊層；以及至少在所述疊層、所述平面化電介質和所述至少一個FEOL器件上形成第一層金屬。
29.如權利要求28所述的方法，其中所述至少一個FEOL器件包括場效應電晶體，雙極電晶體，BiCMOS器件，或無源器件。
30.如權利要求28所述的方法，其中所述半導體襯底包含溝槽隔離區域並且在其上形成所述至少一個電阻器。
31.如權利要求28所述的的方法，其中所述導電金屬包括Ta，TaN，Ti，TiN，W，WN，NiCr，SiCr。
32.如權利要求31所述的方法，其中所述導電金屬包括TaN，TiN，NiCr或SiCr。
33.如權利要求28所述的方法，其中所述導電金屬具有大約20到大約50納米的厚度。
34.如權利要求28所述的方法，其中所述平面化電介質材料包括氧化物。
35.一種把金屬電阻器集成到CMOS技術的方法，包括步驟提供包含位於半導體襯底的表面上的至少一個FEOL器件的結構；在所述結構上形成矽化物金屬層；在所述矽化物金屬層上形成電介質材料；光刻所述電介質材料以提供在一部分所述矽化物金屬層頂上有光刻電介質材料的至少一個疊層，所述至少一個疊層位於所述半導體襯底的所述表面頂上；進行矽化以至少把所述至少一個疊層的矽化物金屬層轉換成金屬矽化物，其中所述疊層的所述金屬矽化物包括電阻器的導體；以及至少在所述疊層和所述至少一個FEOL器件上形成第一層金屬。
36.如權利要求35所述的方法，其中所述至少一個FEOL器件包括場效應電晶體，雙極電晶體，BiCMOS器件，或無源器件。
37.如權利要求35所述的的方法，其中所述矽化物金屬層包括Ti，Ta，W，Co，Ni，Pt，Pd或其合金。
38.如權利要求35所述的方法，其中所述矽化包括在大約300℃到大約600℃處執行的第一退火。
39.如權利要求38的方法，其中在所述第一退火之後使用溼蝕刻過程以選擇性清除無反應矽化物金屬層。
40.如權利要求39所述的方法，還包括作為所述矽化的一部分的第二退火，所述第二退火在大約600℃到大約800℃處執行。
全文摘要
提供了具有緊密薄膜電阻容限(大約5％或更小)，高電流密度(大約0.5毫安/微米或更大)，比擴散電阻器更低的寄生並且比標準BEOL金屬電阻器更低的TCR以及把這種金屬電阻器結構(32)集成到CMOS技術的FEOL/MEOL金屬電阻器(32)。
文檔編號H01L21/20GK101088145SQ200580026434
公開日2007年12月12日 申請日期2005年8月4日 優先權日2004年8月6日
發明者阿尼克·K.·秦塔金迪, 道格拉斯·D.·庫爾伯格, 維德赫亞·拉馬昌德蘭, 羅伯特·M.·拉塞爾 申請人:國際商業機器公司