一種九分量混合信號發生器及九分量混合信號發生方法
2023-05-20 11:41:21
一種九分量混合信號發生器及九分量混合信號發生方法
【專利摘要】本發明公開了一種九分量混合信號發生器及九分量混合信號發生方法，混合信號包括1個直流分量，1個脈衝分量和7個正弦分量，每個分量的幅度、頻率、脈寬、初始相位均可設置。波形發生電路由單片FPGA和模擬電路構成，模擬電路包括幅度變換、脈衝波變換、正弦波混合、全分量疊加四個環節；FPGA與模擬電路有15個邏輯信號連線；波形發生電路不使用存儲器、DAC、模擬乘法器，電路硬體成本低。本發明允許4個外部信號輸入，以增加分量總數；當多組模擬電路在單片大容量FPGA控制下並行工作時，本發明可升級為多路九分量混合信號發生器，通道間信號可以同步。
【專利說明】一種九分量混合信號發生器及九分量混合信號發生方法
[0001](一)【技術領域】
本發明涉及九分量混合信號發生器，混合信號包括I個直流分量、I個脈衝分量、7個正弦分量，特別涉及一種波形複雜、多分量獨立疊加的低成本混合信號發生器。
[0002](二)【背景技術】
任意波發生器已其能產生複雜的波形在電子測試及激勵模擬方面有著廣泛的應用，已經成為一種基礎電子測量儀器。任意波形發生器的波形發生電路包括三大部分:用于波形數據傳輸的外部接口電路(如USN、LAN等)，數字邏輯電路和模擬電路。數字邏輯電路由控制邏輯、波形存儲器、相位累加器等單元組成DDS電路，以較高速率向模擬電路部分輸出波形數據；模擬電路部分由波形變換DAC、幅度設置DAC、低通濾波器、乘法器等單元組成，DAC以相同速率接收數字電路部分輸出的波形數據。
[0003]任意波形發生器的技術提升主要有三:一是波形變換DAC轉換速率的提高及相關高速電路設計，二是波形存儲容量的擴充，三是任意波形生成方法及波形數據傳輸。任意波形數據的來源主要有二: 一是直接採集的現實信號時間序列，二是複雜的時間函數等時間間隔抽樣後的時間序列。
[0004]自然界的信號是複雜的，往往是多個來源的獨立信號的混合；根據傅立葉變換原理，單個複雜的周期信號可以展開成多級正弦諧波之和。自然信號用電信號模擬時，往往還帶有直流分量和脈動，因此用直流分量、多個脈衝分量和正弦分量的混合可以很好地模擬真實的自然信號。然而任意波形發生器在模擬多個分量混合形成的複雜波形時，無能是在操作便捷程度和波形真實程度上，都存在重大缺陷。
[0005]當混合信號的一個或多個參數需要改變時，將使任意波形數據全部變化。計算機首先要重新計算生成新的波形數據，然後通過外部接口將新的波形數據傳送到任意波發生器，任意波發生器再將新的波形數據變換為複雜波形。每改變一次參數，就需要重複上述過程一次，操作繁瑣，而且需要由計算機輔助，參數改變所需時間長；如果沒有計算機輔助，混合信號參數改變幾乎無法實現。
[0006]若干個獨立分量形成的混合信號在時間上可視為一個隨機信號。但是由於任意波發生器的波形存儲器容量有限，其輸出任意波形在時間上仍然是一個周期性信號，且複雜時間函數量化形成會產生截斷誤差。當任意波發生器長時間輸出信號後，因其波形的周期性和截斷誤差的累計，與獨立分量疊加的混合信號理想值相比，會產生失真，時間越長，失真越大。
[0007]用多臺函數/任意波發生器輸出信號疊加可以模擬所需的多分量混合信號。儀器的增多會帶來諸多不便；每臺儀器時基不同源，隨時間增加也會造成疊加信號波形失真加大。
[0008](三)
【發明內容】
本發明的目的在於提供一種波形發生的數字電路部分無須使用存儲器，只需使用單片FPGA ;模擬電路部分無須使用集成DAC和模擬乘法器，只需使用常用運算放大器、模擬多路開關，以及電阻、電容、電感元件，硬體成本低的九分量混合信號發生器。[0009]本發明的目的是這樣實現的:它包括可編程邏輯器件和模擬電路單元，可編程邏輯器件內設置有微處理器接口單元、時鐘發生電路單元、幅度控制邏輯單元、脈衝控制邏輯單元和7個相頻控制邏輯單元，微處理器接口單元連接時鐘發生電路單元，微處理器接口單元、時鐘發生電路單元分別連接幅度控制邏輯單元、脈衝控制邏輯單元和7個相頻控制邏輯單元，時鐘發生電路單元、幅度控制邏輯單元、脈衝控制邏輯單元和7個相頻控制邏輯單元分別連接模擬電路單元。
[0010]本發明還有這樣一些技術特徵:
1、所述的時鐘發生電路單元包括數字鎖相環倍頻單元、偶數分頻單元和計數器分頻單元，外部晶振連接數字鎖相環倍頻單元，數字鎖相環倍頻單元分別連接偶數分頻單元和計數器分頻單元，偶數分頻單元和計數器分頻單元分別連接幅度控制邏輯單元、脈衝控制邏輯單元和7個相頻控制邏輯單元，偶數分頻單元連接模擬電路單元；
2、所述的幅度控制邏輯單元包括九分量幅度參數設置電路、4選I總線數據開關和數據比較器，微處理器接口單元連接幅度參數設置電路，幅度參數設置電路連接4選I總線數據開關，4選I總線數據開關連接數據比較器，計數器分頻單元分別連接4選I總線數據開關和數據比較器，數據比較器連接模擬電路單元；
3、所述的脈衝控制邏輯電路包括脈衝參數鎖存器、脈衝邏輯數控振蕩器、脈衝邏輯相位加法器和數據比較器，數字鎖相環倍頻單元連接脈衝邏輯數控振蕩器，脈衝邏輯數控振蕩器連接脈衝邏輯相位加法器，脈衝邏輯相位加法器連接數據比較器，數據比較器連接模擬電路單元；
4、所述的相頻控制邏輯單元包括相頻參數鎖存器、相頻邏輯數控振蕩器和相頻邏輯相位加法器，數字鎖相環倍頻單元連接相頻邏輯數控振蕩器，相頻邏輯數控振蕩器連接相頻邏輯相位加法器，相頻邏輯相位加法器連接模擬電路單元；
5、所述的模擬電路單元包括依次連接的分量幅度變換單元、脈衝波變換單元、正弦分量混合單元和全分量疊加單元；分量幅度變換單元包括第一個二選一模擬開關、第一個有源低通濾波器、第二個二選一模擬開關、第二個有源低通濾波器、第三個二選一模擬開關、第三個有源低通濾波器、雙四選一模擬開關和採樣保持器，幅度控制邏輯單元的數據比較器分別連接第一個二選一模擬開關、第二個二選一模擬開關和第三個二選一模擬開關，第一個二選一模擬開關、第二個二選一模擬開關和第三個二選一模擬開關分別對應連接第一個有源低通濾波器、第二個有源低通濾波器和第三個有源低通濾波器，第一個有源低通濾波器連接全分量疊加單元，第二個有源低通濾波器和第三個有源低通濾波器連接雙四選一模擬開關，雙四選一模擬開關連接採樣保持器；脈衝波變換單元包括脈衝波變換差動放大器和脈衝波變換二選一模擬開關，米樣保持器連接脈衝波變換二選一模擬開關，脈衝波變換二選一模擬開關連接脈衝波變換差動放大器，脈衝控制邏輯單元和7個相頻控制邏輯單元分別連接脈衝波變換二選一模擬開關；正弦分量混合包括依次連接的第一級加法器、第一級無源低通濾波及同相放大器、正弦分量二選一模擬開關、正弦分量差動放大器和第二級無源低通濾波器及同相放大器，脈衝波變換差動放大器連接第一級加法器和全分量疊加單元，第二級無源低通濾波及同相放大器連接全分量疊加單元。
[0011]本發明的另一目的在於克服現有技術的不足，提供一種九分量混合信號發生方法，混合信號由I個直流分量、I個脈衝分量、7個正弦分量構成，每個分量的幅度、頻率、脈寬、初始相位均可獨立設置，信號發生電路由模擬電路和單片FPGA構成，模擬電路中無須使用集成DAC和模擬乘法器，FPGA無須使用存儲器資源。模擬電路可以分為幅度變換、脈衝波變換、正弦分量混合、全分量疊加四個環節。FPGA內置了微處理器接口單元、時鐘發生電路、幅度控制邏輯單元、脈衝控制邏輯單元、7個相頻控制邏輯單元。FPGA的型號可根據各分量的參數指標確定。相頻控制邏輯和脈衝控制邏輯均需要使用帶相位預置功能的數控振蕩器，其工作原理在DDS波形合成技術中有詳細論述，因而直接使用。
[0012]本發明九分量混合信號發生方法包括以下步驟:
(I)接口單元將來自微處理器串行總線轉化為轉換內部並行總線BUS，以設置所有分量參數；接口單元還引入來自微處理器的全局復位信號SRST。
[0013](2)時鐘發生單元產生三種時鐘信號:第一個是高頻時鐘信號Fsys，它是外部晶振時鐘經數字鎖相環倍頻後產生，作為所有相頻控制邏輯單元和脈衝控制邏輯單元的系統時鐘；第二個是由Fsys經偶數分頻後得到的基頻方波信號FBAS，作為正弦分量混頻變換時的差頻時鐘；第三個是Fsys經計數器分頻後出來的時鐘數組Fout [27..0],作為幅度控制邏輯單元的控制信號。
[0014](3)幅度控制邏輯單元輸出I個頻率固定、可預置脈寬的邏輯信號，表徵直流分量的幅度PWMA ;輸出2個頻率固定、等時間間隔4個脈寬依次變化的邏輯信號PWMB和PWMC(表徵I個脈衝分量和7個正弦分量的幅度);輸出2個通道選擇信號CH[1..0]和I個保持允許信號OUTE0 Fout [27..26]作為4個通道的選擇信號控制CH[1..0]，Fout [25]為採樣允許信號OUTE，Fout低位確定幅度邏輯信號的頻率。
[0015]內部總線BUS設置9個幅度參數。Fout低位與直流分量幅度參數比較，數據比較器的輸出(小於等於輸邏輯關係)PWMA信號表徵直流分量；通道選擇信號CH[1..0]控制2個4選I總線數據開關，將2組表徵各4個幅度數據分別變為2個可變數據流，Fout低位分別與2個可變數據流比較，2個數據比較器的輸出(小於等於輸邏輯關係)PWMB和PWMC信號頻率固定、脈寬依次等時間間隔變化。
[0016](4)脈衝控制邏輯電路由數控振蕩器、相位加法器、數據比較器等組成。數控振蕩器工作時鐘為Fsys,由SRST信號同步復位，設置參數為頻率字、相位字、脈寬字；數控振蕩器的高位輸出與相位字相加；加法器的高位輸出與脈寬字比較，數據比較器的小於等於輸出即為所需的脈衝邏輯信號SWtl ;頻率字、相位字、脈寬字由微處理器設置。
[0017](5) 7個相頻控制邏輯單元電路結構完全相同，產生7個相頻邏輯信號SW1 ~ 7。相頻控制邏輯電路由數控振蕩器、相位加法器等構成；數控振蕩器工作時鐘為Fsys,由SRST信號同步復位，設置參數為頻率字；數控振蕩器的高位輸出與相位字相加，加法器最高位輸出即為相頻邏輯信號；頻率字和相位字由微處理器設置。
[0018](6)模擬電路中，邏輯信號PWMA控制第一個二選一模擬開關的兩個輸入分別接正負基準，開關公共端信號接第一個有源低通濾波器，濾波器輸出VDC表徵了混合信號的直流分量；邏輯信號PWMB控制第二個二選一模擬開關的兩個輸入分別接正基準和地，開關公共端信號接第二個有源低通濾波器，該濾波器輸出表徵了混合信號的4個分量；邏輯信號PWMC控制第三個二選一模擬開關的良個輸入分別接正基準和地，開關公共端信號接第三個有源低通濾波器，該濾波器輸出也表徵了混合信號的另4個分量。在通道選擇信號CH[1..0]和導通使能信號OUTE控制下，雙4選I模擬開關的2個公共端分別接第二個和第三個有源低通濾波器輸出，模擬開關的8個輸出分別接採樣保持器(由電阻、電容及電壓跟隨器組成)，產生8個直流信號Vtl ~ 7。該部分模擬電路可以視為分量幅度變換環節。
[0019]8個二選一模擬開關的公共端分別接8個直流信號Vtl ~ 7，每個模擬開關的兩個輸出分別作為為每個差動放大器的兩個輸入，差動放大器的輸出信號分別為AStl ~ 7,8個模擬開關的驅動信號分別為SWtl ~ 7。AS0表徵混合信號的脈衝分量，AS1 ~ 7表徵混合信號的7正弦分量。該部分電路可以視為脈衝波變換環節。
[0020]在本發明所述的模擬電路中，AS1 ~ 7經第一級加法器等權重相加，加法器權電阻採用一個8電阻集成的排阻，以確保等權重。疊加後的信號經第一級無源低通濾波器濾波、同相放大後送二選一模擬開關的公共端，基頻方波信號FBAS控制該二選一模擬開關，該模擬開關的二個輸出分別作為差動放大器的兩個輸入，差動放大器的輸出經第二級無源低通濾波、同相放大後為SINS，SINS混合了所有正弦分量。該部分電路可以視為正弦分量混合環節。
[0021]在本發明所述的模擬電路中，第二級加法器有7個輸入:1個為正弦分量的混合信號SINS，1個為脈衝分量AS0，1個為直流分量VDC，另外4個輸入作為外部信號輸入端以實現更多分量的疊加；該加法器的各輸入等權重，加法器權電阻採用一個8電阻集成的排阻，以實現等權重，加法器的輸出即為本發明所要發生的九分量混合信號SMIX。該部分模擬電路可視為全分量疊加環節。
[0022]在本發明所述的模擬電路中，為產生7正弦分量的混合信號，採用了 2級無源低通濾波器濾波。根據信號濾波理論可知:第一級濾波器濾波後的信號可以視為7個正弦分量疊加；各正弦分量的頻率與其相頻控制邏輯單元輸出的相頻信號同頻，幅度比例變化，相移與由其自身頻率及第一級濾波器參數決定；各正弦分量的高次諧波衰減很大，可以視為噪聲。第二級濾波器濾波後的信號可以視為7個正弦分量頻率變換後疊加；各正弦分量的頻率為其相頻控制邏輯單元輸出的相頻邏輯信號與基頻方波FBAS的頻率之差，各分量幅度比例變化，各分量相移與由其自身頻率及兩級無源低通濾波器參數決定。
[0023]當將本發明所述的產生九分量混合信號的模擬電路視為一個混合信號模擬變換單元時，可以使多個混合信號模擬變換單元在單片FPGA及微處理器支持下並行工作，成為多通道九分量混合信號發生器。各通道的所有分量均由SRST同步而且採用相同的系統時鐘，可實現多通道混合信號同步。此時，通道的正弦分量可以通過外部輸入端繼續疊加，最多可以達到35個正弦分量。
[0024]通過對模擬電路分析可以發現，直流分量、脈衝分量、正弦分量的幅度增益不同，各正弦分量的幅頻特性和相頻特性一致。因此需要校準的參數包括:直流分量增益、脈衝分量增益、正弦分量增益、正弦分量的幅頻特性、正弦分量的相頻特性。校準過程如下:
直流分量的幅度增益校準過程如下:通過微處理器設置所有分量的幅度為零、各正弦分量頻率為上限，脈衝分量頻率為O ;改變直流分量幅度碼值，用數字萬用表測混合信號輸出的直流電壓值，經換算可以確定直流分量的增益係數。
[0025]正弦分量的幅度增益校準過程如下:通過微處理器所有分量的幅度為零、各正弦分量頻率為上限，脈衝分量頻率為O ;改變第7通道的幅度碼值，Sff7的頻率為基頻方波FBAS頻率加IkHz ;用數字萬用表測混合信號輸出的交流電壓值，經換算可以確定交流分量的增益係數。[0026]正弦分量的幅頻特性校準過程如下:通過微處理器所有分量的幅度為零、正弦分量頻率為上限，脈衝分量頻率為0，第7通道的幅度為滿度；不斷改變的SW7頻率值，Sff7的頻率在基頻方波FBAS頻率基礎上以特定步進值(如IkHz)遞增，用示波器測量混合信號輸出的在不同頻率時的交流電壓值，經換算可以確定正弦信號的幅頻特性。
[0027]正弦分量的相頻特性校準過程如下:通過微處理器所有分量的幅度為零、SW1 ~ 5的頻率為上限，脈衝分量頻率為0，第7通道的幅度為滿度，Sffr 7的初始相位為O。Sff7的頻率為基頻方波FBAS頻率基礎上以特定步進值(如IkHz)遞增，SW6的頻率為SW7的頻率減去基頻方波FBAS的頻率，每設置一次SW7的頻率，SRST同步一次，用示波器測量混合信號輸出和SW6在不同頻率條件下的相位差(兩者同頻)，以此確定正弦分量的相頻特性。
[0028]本發明的優勢還在於:波形發生的數字電路部分無須使用存儲器，只需使用單片FPGA ;模擬電路部分無須使用集成DAC和模擬乘法器，只需使用常用運算放大器、模擬多路開關，以及電阻、電容、電感元件，因此本發明所述的九分量混合信號發生器硬體成本低。
[0029](四)【專利附圖】
【附圖說明】
圖1為實施本發明的九分量混合信號發生器總體框圖。
[0030]圖2是圖1中單片FPGA內置的幅度控制邏輯單元原理框圖。
[0031]圖3是圖1中單片FPGA內置的脈衝控制邏輯單元原理框圖。
[0032]圖4是圖1中單片FPGA內置的相頻控制邏輯單元原理框圖。
[0033]圖5是圖1模擬電路中的幅度變換和脈衝波變換環節原理框圖。
[0034]圖6是圖1模擬電路中的正弦分量混合和全分量疊加環節原理框圖。
[0035]圖7是雙路九分量混合信號發生器總體框圖。
[0036](五)【具體實施方式】
下面結合附圖介紹本發明的兩種較佳實施方式。
[0037]實施例一:
結合圖1，為本發明的第一種較佳實施方式，混合信號由I個直流分量、I個脈衝分量、7個正弦分量疊加而成，共9個分量，其波形發生電路由單片EP2C5T144和模擬電路組成。在FPGA中，微處理器通過接口電路設置所有分量參數並提供全局同步信號SRST。晶振時鐘經數字鎖相環倍頻後輸出高頻系統時鐘FsyS，FSyS通常為280MHz，為脈衝控制邏輯單元和相頻控制控制邏輯單元提供同一系統時鐘；Fsys經偶數分頻後產生140kHz的基頻方波信號FBAS，作為模擬電路中正弦分量混合所需的差頻信號；Fsys經28Bit 二進位計數器分頻後出來的時鐘數組Fout [27..0]，作為幅度控制邏輯單元的控制信號。
[0038]圖2為圖1中的幅度控制邏輯單元結構示意圖，其電路工作原理如下:時鐘數組Fout[15..0]與16Bit直流幅度字比較，16Bit的數據比較器小於等於輸出即為PWMA，用於表徵直流幅度。時鐘數組Fout [27..26]控制2個數據寬度為16Bit的4選I數據開關，將表徵一個脈衝分量幅度和7個正弦分量幅度的8個16Bit數據變為2個16Bit的可變數據流；時鐘數組Fout [15..0]分別與2個16Bit的可變數據流比較，2個16it的數據比較器小於等於輸出即為PWMB、PWMC, PWMB和PWMC的頻率固定、脈寬等時間間隔依次變化；Fout [27..26]輸出作為通道選擇信號CH[1..0], Fout [25]輸出作為採樣允許OUTE信號。
[0039]圖3為圖1中的脈衝控制邏輯單元結構示意圖，其電路工作原理如下:參數設置電路設置40Bit頻率字、12Bit的相位字和IOBit的脈寬字；40Bit的頻率字作為數控振蕩器輸入，其工作時鐘為Fsys，由SRST信號同步復位；數控振蕩器的高12Bit輸出與12Bit相位字相加；加法器的高IOBit與IOBit的脈寬比較，比較器的小於等於輸出即為脈衝邏輯信號Sff0 ；Sff0正常工作頻率範圍為O~100kHz、頻率分辨力優於ImHz、初始相位解析度優於0.1度、脈寬解析度優於0.1%。
[0040]圖4為圖1中的單個相頻控制邏輯單元電路結構示意圖，FPGA中共有7個相頻控制邏輯單元。相頻控制邏輯單元電路工作原理如下:參數設置電路設置40Bit頻率字、12Bit的相位字；40Bit的頻率字作為數控振蕩器輸入，其工作時鐘為Fsys，由SRST信號同步復位；數控振蕩器的高12Bit輸出與12Bit相位字相加；加法器最高位輸出即為相頻邏輯信號。7個相頻控制邏輯單元的輸出SW1^工作頻率範圍為140kHz~240kHz、頻率分辨力優於ImHz、初始相位解析度優於0.1度。
[0041]圖5是圖1模擬電路中的幅度變換和脈衝波變換環節原理框圖，圖6是圖1模擬電路中的正弦分量混合和全分量疊加環節原理框圖，四個環節電路的工作原理
【發明內容】
部分已經詳細論述。第一級9階無源橢圓濾波器通帶頻率為150kHz，第二級9階無源橢圓濾波器通帶頻率為110kHz。模擬電路部分使用晶片有4片三路二選一模擬開關(如74HC4053)、I片雙4選I模擬開關(如74HC4052)、5片四運放(如AD8513)，2個排阻(8個電阻集成封裝)。
[0042]在上述九分量的混合信號發生器的實施方式中，需要對直流分量、脈衝分量、正弦分量增益校準，校準方法已經在發明部分詳細論述。
[0043]實施例二:
結合圖7，為本發明的第二種較佳實施方式，能產生雙路混合信號。與圖2相比，本圖的單片FPGA中，幅度控制邏輯單元、脈衝控制邏輯單元、相頻控制邏輯單元的數量均成倍增加，因此使用的邏輯資源幾·乎翻倍，EP2C5T144還是可以實現。本圖中的每個模擬電路與圖2中的模擬電路完全相同。由於雙路混合信號各分量均米用同一時鐘Fsys和同一全局同步SRST，雙路混合信號可以實現同步。其校準方法與單通道混合信號發生器所述校準方法基本一致。
[0044]以上所述的僅為本發明的具體實施例，並不用於限定本發明的保護範圍，凡在本發明精神和原則之內的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種九分量混合信號發生器，其特徵在於:它是由模擬電路和單片可編程邏輯器件構成，可編程邏輯器件內嵌有接口單元、時鐘發生單元、幅度邏輯發生單元、脈衝邏輯發生單元、相頻邏輯發生單元；接口電路連接微處理器，時鐘發生單元連接外部輸入時鐘，接口電路分別連接幅度邏輯發生單元、脈衝邏輯發生單元和相頻邏輯發生單元，時鐘發生單元分別連接幅度邏輯發生單元、脈衝邏輯發生單元、相頻邏輯發生單元和模擬電路；幅度邏輯發生單元包括幅度參數設置鎖存器、4選I總線數據開關，脈衝邏輯發生單元包括脈衝參數設置鎖存器、脈衝邏輯發生數控振蕩器、脈衝邏輯發生相位加法器和數據比較器，時鐘發生單元連接脈衝邏輯發生數控振蕩器，脈衝邏輯發生數控振蕩器連接脈衝邏輯發生相位加法器，脈衝邏輯發生相位加法器連接數據比較器，數據比較器連接模擬電路；相頻邏輯發生單元包括相頻參數鎖存器、相頻邏輯發生數控振蕩器和相頻邏輯發生相位加法器，時鐘發生單元連接相頻邏輯發生數控振蕩器，相頻邏輯發生數控振蕩器連接相頻邏輯發生相位加法器，相頻邏輯發生相位加法器連接模擬電路。
2.根據權利要求1所述的一種九分量混合信號發生器，其特徵在於:所述的時鐘發生單元包括鎖相環倍頻單元和偶數分頻單元，外部輸入時鐘連接鎖相環倍頻單元，鎖相環倍頻單元分別連接偶數分頻單元、幅度邏輯發生單元、脈衝邏輯發生單元和相頻邏輯發生單元，偶數分頻單元連接模擬電路。
3.根據權利要求1所述的一種九分量混合信號發生器，其特徵在於:所述的模擬電路包括幅度變換單元、脈衝波變換單元、正弦分量混合單元、全分量疊加單元四部分；幅度變換單元連接連接脈衝波變換單元，脈衝波變換單元和偶數分頻單元連接正弦分量混合單元，正弦分量混合單元、幅度變換單元、脈衝波變換單元和外部輸入連接全分量疊加單元，全分量疊加單元輸出即為最終輸出。
4.根據權利要求3所述的一種九分量混合信號發生器，其特徵在於:所述的幅度變換單元包括第一級二選一模擬開關、第一級有源低通濾波器、第二級二選一模擬開關、第二級有源低通濾波器、第三級二選一模擬開關、第三級有源低通濾波器、雙四選一模擬開關和採樣保持器，幅度邏輯發生單元的數據比較器分別連接第一級二選一模擬開關、第二級二選一模擬開關和第三級 二選一模擬開關，第一級二選一模擬開關、第二級二選一模擬開關和第三級二選一模擬開關分別對應連接第一級有源低通濾波器、第二級有源低通濾波器和第三級有源低通濾波器，第一級有源低通濾波器連接全分量疊加單元，第二級有源低通濾波器和第三級有源低通濾波器連接雙四選一模擬開關，雙四選一模擬開關連接採樣保持器。
5.根據權利要求3所述的一種九分量混合信號發生器，其特徵在於:所述的脈衝波變換單元包括脈衝波變換差動放大器和脈衝波變換二選一模擬開關，採樣保持器連接脈衝波變換二選一模擬開關，脈衝波變換二選一模擬開關連接脈衝波變換差動放大器，脈衝邏輯發生單元和7個相頻邏輯發生單元分別連接脈衝波變換二選一模擬開關。
6.根據權利要求3所述的一種九分量混合信號發生器，其特徵在於:所述的正弦分量混合單元包括依次連接的第一級加法器、第一級無源低通濾波及同相放大器、正弦分量二選一模擬開關、正弦分量差動放大器、第二級無源低通濾波器及同相放大器，脈衝波變換差動放大器連接第一級加法器和全分量疊加單元，第一級有源濾波器、第二級無源低通濾波及同相放大器、外部模擬輸入連接全分量疊加單元。
7.根據權利要求1所述的一種九分量混合信號發生方法，其特徵在於:混合信號由I個直流分量、I個脈衝分量、7個正弦分量組成，所有分量參數均獨立設置；信號發生電路由單片FPGA和模擬電路組成，可編程邏輯器件內置了接口電路、時鐘發生電路、幅度邏輯發生單元、脈衝邏輯發生單元以及7組相頻邏輯發生單元，該方法步驟包括:(1)接口電路將微處理器的串行總線換成內部並行總線，以設置混合信號各正弦分量的頻率字、相位字，設置脈衝分量的頻率字、相位字、脈寬字及直流分量的幅度字，接口電路還從微處理器引入復位信號SRST ；(2)時鐘發生單元產生三種時鐘信號:第一個是高頻時鐘信號Fsys，它是外部晶振時鐘經數字鎖相環倍頻後產生，作為所有相頻邏輯發生單元和脈衝邏輯發生單元的系統時鐘；第二個是由Fsys經偶數分頻後得到的基頻方波信號FBAS，作為正弦分量混頻變換時的差頻時鐘；第三個是Fsys經計數器分頻後出來的時鐘數組Fout [27..0]，作為幅度邏輯發生單元的控制信號；(3)幅度邏輯發生單元輸出I個頻率固定、可預置脈寬的邏輯信號，表徵直流分量的幅度PWMA ;輸出2個頻率固定、等時間間隔4個脈寬依次變化的邏輯信號PWMB和PWMC (表徵I個脈衝分量和7個正弦分量的幅度)；輸出2個通道選擇信號CH[1..0]和I個保持允許信號CH[2] ；Fout[27..26]作為4個通道的選擇信號控制CH[1..0]，Fout [25]為採樣允許信號CH[2]，Fout低位確定幅度邏輯信號的頻率；(4)脈衝邏輯發生單元產生脈衝控制信號SWtl，在脈衝邏輯發生單元中，設置參數為頻率字、相位字、脈寬字，工作時鐘為Fsys，復位由SRST實現，數控振蕩器的高位輸出與相位字相加；加法器的高位輸出與脈寬字比較，數據比較器的小於等於輸出即為所需的脈衝邏輯信號SWtl ；(5)7個相頻邏輯發生單元產生相頻控制信號SW1 ~ 7，7個相頻邏輯發生單元電路結構完全相同；在每個相頻邏輯發生 單元中，帶相位預置功能的相頻邏輯發生數控振蕩器的設置參數為頻率字和相位字，工作時鐘為Fsys，復位由SRST實現，相頻邏輯發生數控振蕩器的最高位輸出即是相頻控制信號，對應的正弦分量頻率為該相頻控制信號與基頻方波信號FBAS頻率之差；(6)模擬電路包括幅度變換單元、脈衝變換單元、正弦分量混合單元和全分量疊加單元，受FPGA控制；幅度變換單元在？?64輸出的？戰^、？￥18、？￥1(:、01[2:0]控制下經過二選一模擬開關、有源低通濾波、四選一模擬開關，採樣保持器得到表徵全部9個分量幅度的直流電壓；脈衝變換單元在FPGA輸出的SWtl ~ 7控制下分別經8組二選一模擬開關和差動放大器變換得到表徵I個脈衝分量和7個正弦分量的幅度、頻率、相位的脈衝信號AStl ~ 7，正弦分量混合單元將7個脈衝信號經等權重疊加、低通濾波和同相放大後，在FPGA輸出的FBAS控制下經二選一開關變換、低通濾波、同相放大得到7個正弦分量的混合信號；全分量疊加單元將直流信號、脈衝信號、正弦分量混合信號及4個外部輸入信號疊加得到全分量信號SMIX ；(7)當多個模擬電路在單片FPGA及微處理器支持下並行工作時，即升級成為多通道多分量混合信號發生器，且可實現多通道混合信號同步，通道的正弦分量可以通過外部輸入端繼續疊加，最多可以達到35個正弦分量。
【文檔編號】H03K3/02GK103595373SQ201310628670
【公開日】2014年2月19日 申請日期:2013年12月2日 優先權日:2013年12月2日
【發明者】童子權, 任麗軍, 於曉洋, 姜月明, 馬豔豔, 孫連義 申請人:哈爾濱理工大學