奇整數信號除法之裝置及方法
2023-05-20 06:29:56
專利名稱：奇整數信號除法之裝置及方法
技術領域：
本發明系關於電路的領域，更特定言之，本發明系關於數位訊號處理及由一輸入參考信號產生一奇整數除法信號。
背景技術：
有許多情況為具以輸入時鐘信號為基準且較輸入時鐘信號為長的期間之輸出信號為所欲的。執行此工作的電路或邏輯路徑常稱為」頻分電路」或」均分電路」。
除以偶整數為一種容易地解決方法，且數個電路實施例為已知。例如，具回饋的單一時鐘緩存器可執行輸入方波信號的除以2功能，除以其它偶整數可以排列為移位緩存器的數個此種緩存器完成，於此移位緩存器的輸出可被用於除以2的次方且自該移位緩存器的各個級之輸出的組合可被用於除以不是2的次方的偶整數。
然而，提供一種基於奇整數的均分功能為更為困難的問題，習知除法技術產生非50百分率工作周期的被除後的輸出或是一般受限於可產生的被除後的信號。例如，本發明發明者之一使用由其它公司所售的早期產品中類似於第1圖所示的電路，此電路僅提供除以3除法電路且無法執行更高奇整數的除法。
由前文，可了解目前仍無可容易達到的及可擴張的或彈性的電路以提供一為輸入信號的奇整數除法的時鐘信號。
摘要本發明系提供一種可達到可擴張的、近-50百分率工作周期、除以N除法電路之方法及/或電路，其中N為奇整數。
使用於此處提供的意旨，熟知本技藝者可了解本發明方法及裝置可被有利地用於需要奇整數頻分的廣泛各種情況，例如通訊系統、磁帶驅動控制器或其它I/O電路、一般DSP應用，等。
在特定具體實施例中，本發明可被了解為包括具五組延遲組件的連續或移位緩存器。第一組延遲組件接收來自第五組延遲組件的倒反回饋，第二組包括N個成串延遲組件，其中N為大於或等於2的任何正整數，中間組延遲組件具倒反時鐘，第四組具N-1個成串延遲組件，最後一組延遲組件提供該倒反回饋。根據本發明，第一組的輸出及中間組的輸出被合併以提供該除法輸出。
參考下列圖式及詳細敘述可更了解本發明。在不同圖式中，類似編號項目被用來表示在此處提供意旨範圍內的類似功能。在下文的一些圖式及詳細敘述中，本發明以多媒介訊息系統的重要獨立具體實施例敘述。此不應用來限制本發明，使用在此處所提供的意旨，其可被應用於其它資料存取情況。
而且，在本技藝中已知邏輯系統可包括以組合形式的廣泛各種不同組件及不同功能。系統的不同具體實施例可包括不同組件及功能之混合且可聚集各種功能做為不同組件的部份。為明了目的，本發明以包括許多不同革新組件及組件的革新組合之系統被敘述。不應推論限制本發明於包括所有列於在本說明書的任何說明具體實施例的革新組件之組合。於此處引用的所有出版物、專利、及專利申請案全文併入此處做為參考。
附圖
簡略說明第1圖顯示早期除以3除法電路的電路具體實施例。
第2圖顯示根據本發明特別具體實施例的除以7除法電路的電路具體實施例。
第3圖為第2圖所示電路的定序圖實例。
第4圖顯示可擴張的奇整數頻分電路之概括電路圖。
第5圖顯示根據本發明特別具體實施例的除以5除法電路的進一步實例。
第6圖顯示可具體化本發明方向的信息處理裝置。
特定具體實施例詳細說明第2圖顯示根據本發明特別具體實施例的除以7除法電路的電路具體實施例。示於第2圖的電路在輸入信號CLK執行50百分率除以7操作以完成輸出信號輸出。如在圖中所示，該電路的主要組件包括八個延遲組件，例如以似移位緩存器結構排列的數字邏輯正反器。在圖中所示為標示為d1、d2、d3、d4、d5、d6、d7、及d0的移位緩存器。
如在第2圖所說明，d7的倒反輸出被送回做為d1資料輸入的倒反回饋輸入，d1輸出為d2的輸入，d2輸出為d3的輸入，d3輸出為d4的輸入，d4輸出為d5的輸入，d5輸出為d6的輸入，d6輸出為d7的輸入，及d7輸出為d0的輸入。如在圖中所見，有一個共同的時鐘CLK至延遲組件的每一個，除了中間延遲組件以倒反的CLK信號計時。
第2圖的電路結構提供如第3圖所示的輸出。如在兩圖中所示，最後的除以7輸出系得自d0及d4的輸出之倒反XOR，由此產生該輸入信號CLK的無幹擾50百分率工作周期除以7輸出。
第4圖顯示更概括及可擴充的電路以執行除以奇整數的功能。第4圖說明一種一般情況，均分之擴充以提供除以X，其中X＝(N)2+1。在圖中的d顯示延遲組件或延遲組件參考期間，N可為大於2的任何正整數。
如此，當n＝2，得到除法為5；且當n＝3，得到除法為7。同樣地，n＝4，得到除法為9，以此類推。
在一個具體實施例中，該延遲組件可被了解為數字邏輯正反器，延遲組件的其它形式可根據本發明各種具體實施例所說明的構造使用。
本發明具體實施例的操作之進一步了解可由考慮因回饋迴路的倒反，所示的移位緩存器巡迴一交替形式而被了解。藉由在適當位置指定該巡迴的形式且合併它們，可得到無幹擾50百分率工作周期除以奇整數輸出信號。
該輸入參考頻率被提供用做共同的時鐘(CLK)頻率如在各圖中所示。在特別具體實施例中，一種共同的重新設定輸入被用來重新設定整個鏈至一已知狀態。所提供輸出非常接近50百分率工作周期，若該輸入的參考頻率在該工作周期些微變化，該輸出的工作周期不會正好是50。
第5圖顯示根據本發明特別具體實施例的除以5除法電路的進一步實例。
而且，由在此處所提供的意旨可明顯看出，根據特定具體實施例，本發明提供一些在該輸入時鐘工作周期變化的拒絕。具較大的除法除數，在該輸入時鐘工作周期的變化會約略地正比於除法量被稀釋。
而且，由在此處所提供的意旨可明顯看出，根據特定具體實施例，本發明提供一種因被操作為格萊碼的XOR閘之操作而有」無幹擾」時鐘產生，因為在任何時間僅一個輸入變化，故，藉由設計，XOR輸出之操作為有效地無幹擾。
而且，設計的簡化使得在該頻分電路無任何速度瓶頸地非常快速操作。
程序化信息應用的具體實施例第6圖顯示一種信息處理裝置，其可具體化本發明方向，本發明可以硬體及/或軟體方式實施。在本發明的一些具體實施例，本發明的不同方向可以客戶側邏輯或伺服器側邏輯實施。如在本技藝中所了解，本發明或其組件可以固定媒介(及/或可傳輸)程序組件具體化，其包括當被載至適當構形計算裝置時會使該裝置根據本發明執行之邏輯指示及/或資料。
第6圖顯示一種信息應用(或數字裝置)700，其可被了解為一種邏輯裝置，其可自媒介717及/或網絡埠719讀取指示。之後，裝置700可使用這些指示以指引伺服器邏輯或客戶邏輯(如在本技藝中所了解)以具體化本發明方向。可具體化本發明方向的一個邏輯裝置形式為如於700所說明的計算機系統，其包括CPU 707、選擇性輸入裝置709及711、磁碟驅動器驅動715及選擇性屏幕705。固定媒介717可被使用以程序化此種系統及可表示磁碟驅動器形式選擇或磁媒介、磁帶、固態內存等。本發明可以整體或部份為記錄在此固定媒介的軟體而被具體化。通訊埠719亦可被用來開始接收被用來程序化此種系統的指示及可表示任何形式的通訊連接。
本發明亦可以整體或部份在依特殊應用所訂製的集成電路(ASIC)或可程序邏輯裝置(PLD)的電路內而被具體化。在此情況下，本發明可以計算機可了解的描述語言而被具體化，此語言可被用來產生如此處所敘述操作的ASIC或PLD。
其它具體實施例目前本發明以參考特定具體實施例而被敘述，其它具體實施例為熟知本技藝者明顯看出。特別是，使用者數字信息應用一般被說明或敘述為個人計算機。然而，該數字計算裝置可為任何處理資料的裝置，可包括如數字起動的電視、手機、個人數字助理等裝置。
而且，僅管本發明已使用特定邏輯組件敘述，由在此處所提供的意旨可了解許多使用本技藝中已知的布爾代數或其它代數的替代結構亦在本發明範圍內。本發明亦可經由軟體使用數位訊號處理的系統而被具體化，且無實體電路組件。
要了解此處所敘述的實例及具體實施例僅為說明用途且可清楚其各種修改及變化可由此處的意旨建議給熟知本技藝者且包括於此申請案的精神及意旨及權利要求內。於此處引用的所有出版物、專利、及專利申請案全文併入此處做為參考。
權利要求
1.一種以近-50百分率工作周期執行奇整數除法的電路，其包括一種分級串聯電路，其包括(2*N)+2時鐘延遲組件且自最後延遲組件的回饋被送至最初延遲組件的輸入且其中N為大於或等於2的整數；一種分享輸入時鐘，其被供應至該延遲組件的每一個，且至少一個延遲組件的時鐘輸入被倒反；及一種功能，其合併該延遲組件的至少兩個之輸出以自該分享輸入時鐘產生除以奇整數信號。
2.根據權利要求第1項的裝置，其中該輸出包括該開始延遲組件的輸出及其它延遲組件的輸出。
3.根據權利要求第1項的裝置，其中該輸出包括該開始延遲組件的輸出及具倒反時鐘的該延遲組件之輸出。
4.根據權利要求第1項的裝置，其中該回饋為倒反的。
5.根據權利要求第1項的裝置，其中該功能為XOR功能。
6.根據權利要求第1項的裝置，其中該倒反的時鐘輸入被提供至中間延遲組件。
7.根據權利要求第1項的裝置，其更包括一種提供該延遲組件的每一個的共同重新設定之重新設定輸入。
8.一種提供使用一串延遲級具5或更大的奇整數除數的奇整數信號除法之方法，其包括提供第一組延遲級，該第一組接收來自最後一組延遲級的回饋；提供第二組延遲級，其包括N個成串延遲級，其中N為大於或等於2的正整數；提供具倒反時鐘輸入的中間組延遲級；提供N-1個延遲級的第四組；提供最後一組延遲級，其產生該回饋；合併該第一組的輸出及該中間組的輸出以產生所欲除法輸出；及提出一種輸入信號做為至該延遲級的共同時鐘。
9.根據權利要求第8項的方法，其中N被選擇為等於所欲被除整數的一半之整數結果。
10.根據權利要求第8項的方法，其中該回饋為倒反的。
11.根據權利要求第8項的方法，其更包括提供一種共同重新設定至該延遲級。
12.一種執行具近-50百分率工作周期的奇整數除法之電路，其包括含時鐘延遲級的第一組，其接收來自最後一組延遲級的回饋輸出做為輸入；含兩個時鐘延遲級的第二組，每一個接收前一個級的輸出做為輸入；含時鐘延遲級的第三組，其接收前一個級的輸出做為輸入且具來自其它級的時鐘重新設定；含一個時鐘延遲級的第四組，其接收前一個級的輸出做為輸入；第五組包括一回饋延遲級，其輸出提供至該第一組；一合併器，合併至少該第一組的輸出及該第三組的輸出以產生參考信號的除法信號。
13.根據權利要求第12項的裝置，其更包括提供共同時鐘信號至每一個延遲級的第一路徑。
14.根據權利要求第12項的裝置，其更包括提供共同重新設定信號至每一個延遲級的第二路徑。
15.根據權利要求第12項的裝置，其中該合併器的輸出為施加於該第一路徑的輸入參考信號之除以5周期信號。
16.根據權利要求第12項的裝置，其中更包括該第二組及該第四組的每一個包括一個額外時鐘延遲級及其中該合併器的輸出為施加於該第一路徑的輸入參考信號之除以7周期信號。
17.根據權利要求第16項的裝置，其中更包括該第二組及該第四組的每一個包括一個額外時鐘延遲級及其中該合併器的輸出為施加於該第一路徑的輸入參考信號之除以9周期信號。
18.根據權利要求第12項的裝置，其中該第三組具藉由倒反來自第一路徑的信號之時鐘重新設定。
19.根據權利要求第12項的裝置，其中該合併器提供一種XOR功能。
20.一種電子數據文件，其在數字媒介上記錄或傳輸，當其被載至適當構形數字裝置時，會使該裝置根據本發明權利要求第8項的方法操作。
21.一種電子數據文件，其在數字媒介上記錄或傳輸，當其被載至適當構形數字裝置時，會使該裝置具體化根據本發明權利要求第1項的系統。
全文摘要
本發明提供一種方法及\或電路，用以達成輸入參考時鐘接近百分之五十工作周期之除以奇整數輸出。
文檔編號G06F7/68GK1478227SQ01819884
公開日2004年2月25日 申請日期2001年11月13日 優先權日2000年11月30日
發明者M·卡森, D·阮, M 卡森 申請人:因芬尼昂技術北美公司