連接通孔至器件的製作方法
2023-05-20 21:46:11 2
連接通孔至器件的製作方法
【專利摘要】連接通孔至器件。本發明提供了用於連接通孔和由應變矽材料形成的電晶體端子的方法和器件。端子可以是NMOS或PMOS電晶體的源極或漏極，其形成在襯底內。襯底上方的第一層間介電(ILD)層內的第一接觸件形成在端子上方並且與端子連接。通孔延伸穿過第一ILD層至襯底中。第二接觸件形成在位於第二ILD層和接觸蝕刻終止層(CESL)內的第一接觸件和通孔上方並且與第一接觸件和通孔連接。第二ILD層位於CESL上方，而CESL位於第一ILD層上方，第一ILD層、第二ILD層和CESL全都位於電晶體的第一金屬間介電(IMD)層和第一金屬層之下。
【專利說明】連接通孔至器件【技術領域】
[0001]本發明涉及半導體製造，具體而言，涉及連接通孔和電晶體端子的器件和方法。
【背景技術】
[0002]自發明集成電路(IC)以來，由於半導體器件(例如，電晶體、二極體、電阻器、電容器等)的集成密度的不斷改進以及半導體器件的關鍵尺寸(CD)的不斷減小，半導體產業經歷快速發展。隨著半導體器件CD的不斷減小，電晶體的柵極、源極和漏極的比例也相應減小，這導致決定電晶體中電流大小的載流子減少。
[0003]在提高電晶體性能的各種技術中，一種方法是向電晶體的溝道施加機械應力從而增大載流子遷移率並且減小電阻。使用這種方法的結果是產生應變矽電晶體。
[0004]另一方面，半導體器件的集成改進和CD的減小在性質上基本是二維的，原因在於集成器件佔據的體積基本上處於半導體晶圓的表面。儘管光刻方面的顯著改進在2D IC形成方面帶來明顯的改進，但是在二維方面可實現的密度仍存在物理限制。
[0005]在嘗試進一步增大電路密度的過程中，研究開發了三維(3D) 1C。在3D IC的典型形成工藝中，將兩個管芯接合到一起並且每一個管芯和襯底上的接觸焊盤之間形成電連接。例如，一種嘗試涉及將兩個管芯堆疊接合起來。然後將堆疊管芯接合到載具襯底和將每一管芯上的接觸焊盤電連接至載具襯底上的接觸焊盤的焊線(wire bond)。
[0006]在3D IC中，可以使用諸如通孔(例如，矽通孔(TSVs)或者襯底通孔)的各種方式將兩個管芯彼此堆疊接合到一起。通常，通過蝕刻穿過襯底的垂直過孔並用諸如銅的導電材料填充該過孔來形成通孔。
【發明內容】
[0007]為了解決現有技術中存在的問題，根據本發明的一方面，提供了一種器件，所述器件包括:電晶體的端子，由應變矽材料形成並且形成在襯底內；第一接觸件，位於所述端子上方並且與所述端子連接，所述第一接觸件形成在所述襯底上方的第一層間介電(ILD)層內；通孔，穿過所述第一 ILD層延伸至所述襯底中；以及第二接觸件，位於所述第一接觸件和所述通孔上方，所述第二接觸件與所述第一接觸件和所述通孔連接，並形成在第二 ILD層和接觸蝕刻終止層(CESL)內，其中所述第二 ILD層位於所述CESL上方，而所述CESL位於所述第一 ILD層上方。
[0008]所述的器件還包括:所述電晶體的柵極，形成在所述第一 ILD層內；第三接觸件，位於所述柵極上方並且與所述柵極連接，所述第三接觸件形成在所述第二 ILD層和所述CESL內；過孔，位於所述第三接觸件上方並且與所述第三接觸件連接；以及第一金屬層的金屬接觸件，位於所述過孔上方並且與所述過孔連接。
[0009]所述的器件還包括:所述電晶體的柵極，形成在所述第一 ILD層內；第三接觸件，位於所述柵極上方並且與所述柵極連接，所述第三接觸件形成在所述第二 ILD層和所述CESL內；過孔，位於所述第三接觸件上方並且與所述第三接觸件連接；第一金屬層的金屬接觸件，位於所述過孔上方並且與所述過孔連接；位於所述第二 ILD層上方的蝕刻終止層(ESL)以及位於所述ESL上方的第一金屬間介電(MD)層，其中所述過孔穿過所述ESL和所述第一 MD層與所述第三接觸件接觸。
[0010]在所述的器件中，所述電晶體是NMOS電晶體或PMOS電晶體。
[0011]在所述的器件中，所述端子是所述電晶體的源極或漏極。
[0012]在所述的器件中，所述襯底包括選自基本上由摻雜體矽襯底、未摻雜體矽襯底、絕緣體上半導體(SOI)襯底、化合物半導體襯底或者合金半導體襯底所組成的組中的材料。
[0013]在所述的器件中，所述應變矽材料包括矽鍺或矽鍺碳。
[0014]在所述的器件中，所述通孔包括選自基本上由銅、鎢、鋁、銀、金或它們的組合所組成的組中的導電材料。
[0015]在所述的器件中，所述通孔包括圍繞延伸穿過所述第一 ILD層至所述襯底中的通孔的襯墊和阻擋層。
[0016]在所述的器件中，所述第一 ILD層和所述第二 ILD層包括選自基本上由氧化物、SiO2、硼磷矽酸鹽玻璃(BPSG)、四乙基原矽酸鹽(TEOS)、旋塗玻璃(SOG)、未摻雜的矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(SFG)、高密度等離子體(HDP)氧化物或等離子體增強TEOS(PETEOS)所組成的組中的材料。
[0017]在所述的器件中，所述第一接觸件和所述第二接觸件包括選自基本上由銅、鎢、鋁、銀、金或它們的組合所組成的組中的導電材料。
[0018]在所述的器件中，所述CESL包括選自基本上由氮化矽、碳化矽、氧化矽或其他高應力材料所組成的組中的材料。
[0019]所述的器件還包括:所述電晶體的柵極，形成在所述第一 ILD層內；第三接觸件，位於所述柵極上方並且與所述柵極連接，所述第三接觸件形成在所述第二 ILD層和所述CESL內；過孔，位於所述第三接觸件上方並且與所述第三接觸件連接；以及第一金屬層的金屬接觸件，位於所述過孔上方並且與所述過孔連接，其中，所述柵極包括柵極絕緣層和柵電極。
[0020]所述的器件還包括:所述電晶體的柵極，形成在所述第一 ILD層內；第三接觸件，位於所述柵極上方並且與所述柵極連接，所述第三接觸件形成在所述第二 ILD層和所述CESL內；過孔，位於所述第三接觸件上方並且與所述第三接觸件連接；以及第一金屬層的金屬接觸件，位於所述過孔上方並且與所述過孔連接，其中，所述柵極包括柵極絕緣層和柵電極，所述柵電極是金屬柵電極，所述金屬柵電極包括選自基本上由鉿、鋯、鈦、鉭、鋁、金屬碳化物、金屬矽化物、金屬氮化物或它們的組合所組成的組中的材料。
[0021]根據本發明的另一方面，提供了一種製造器件的方法，包括:使用應變矽材料在襯底內形成電晶體的端子；在所述襯底上方形成第一層間介電(ILD)層；在所述第一 ILD層內形成第一接觸件，其中所述第一接觸件位於所述端子上方並且與所述端子連接；形成延伸穿過所述第一 ILD層至所述襯底中的通孔；在所述第一 ILD層上方形成接觸蝕刻終止層(CESL);在所述CESL上方形成第二 ILD層；以及在所述第二 ILD層和所述CESL內形成第二接觸件，其中所述第二接觸件位於所述第一接觸件和所述通孔上方並且與所述第一接觸件和所述通孔連接。
[0022]所述的方法還包括:在所述第一 ILD層內形成所述電晶體的柵極；在所述第二 ILD層和所述CESL內形成第三接觸件，其中所述第三接觸件位於所述柵極上方並且與所述柵極連接；在所述第三接觸件上方形成與所述第三接觸件連接的過孔，以及在所述過孔上方形成與所述過孔連接的第一金屬層的金屬接觸件。
[0023]所述的方法還包括:在所述第一 ILD層內形成所述電晶體的柵極；在所述第二ILD層和所述CESL內形成第三接觸件，其中所述第三接觸件位於所述柵極上方並且與所述柵極連接；在所述第三接觸件上方形成與所述第三接觸件連接的過孔，在所述過孔上方形成與所述過孔連接的第一金屬層的金屬接觸件；在所述第二 ILD層上方形成蝕刻終止層(ESL);以及在所述ESL上方形成第一金屬間介電(MD)層，其中所述過孔穿過所述ESL和所述第一 MD層與所述第三接觸件接觸。
[0024]在所述的方法中，所述電晶體是NMOS電晶體或PMOS電晶體，並且所述端子是所述電晶體的源極或漏極。
[0025]在所述的方法中，所述應變矽材料包括矽鍺或矽鍺碳。
[0026]根據本發明的又一方面，提供了一種器件，所述器件包括:電晶體的端子，由應變矽材料形成並且形成在襯底內；第一接觸件，位於所述端子上方並且與所述端子連接，所述第一接觸件形成在所述襯底上方的第一層間介電(ILD)層內；所述電晶體的柵極，形成在所述第一 ILD層內；通孔，延伸穿過所述第一 ILD層至所述襯底中；第二接觸件，位於所述第一接觸件和所述通孔的上方，所述第二接觸件與所述第一接觸件和所述通孔連接，並且形成在第二 ILD層和接觸蝕刻終止層(CESL)內，其中所述第二 ILD層位於所述CESL上方，而所述CESL位於所述第一 ILD層上方；第三接觸件，位於所述柵極上方並且與所述柵極連接，所述第三接觸件形成在所述第二 ILD層和所述CESL內；過孔，位於所述第三接觸件上方並且與所述第三接觸件連接；以及第一金屬層的金屬接觸件，位於所述過孔上方並且與所述過孔連接。
【專利附圖】
【附圖說明】
[0027]為更充分地理解本發明及其優點，現在將參考結合附圖所進行的以下描述，其中:
[0028]圖1至圖5示出根據實施例用於在應變矽電晶體和通孔之間形成連接的工藝的各個中間階段。
[0029]除非另有說明，不同附圖中的相應標號和符號通常指相應的部件。繪製附圖用於清楚地示出各個實施例的相關方面而不必成比例繪製。
【具體實施方式】
[0030]在下面詳細討論實施例的製造和使用。然而，應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的發明構思。所討論的具體實施例僅僅是製造和使用本發明的示例性具體方式，而不用於限制本發明的範圍。在所有各個附圖和示例性實施例中，相同的編號用於指示相同的元件。
[0031]在以下描述中，公開了在用於形成三維集成電路(3D IC)的矽通孔和電路的應變矽電晶體的端子之間形成連接的情況下的實施例。通過在襯底上方的第一層間介電(ILD)層、第一 ILD層上方的接觸蝕刻終止層(CESL)以及CESL上方的第二 ILD層中形成的接觸件形成連接，第一 ILD層、CESL層以及第二 ILD層都位於電晶體的第一金屬間介電(IMD)層和第一金屬層之下。
[0032]如圖1所示，提供襯底101。襯底101可以是電路、器件、管芯或晶圓的一部分。襯底101可以包括例如體矽(摻雜或未摻雜的)或絕緣體上半導體(SOI)襯底的有源層。通常，SOI襯底包括在絕緣層上形成的半導體材料(諸如矽)層。絕緣層可以是例如在襯底(通常為矽或玻璃襯底)上設置的埋氧(BOX)層或氧化矽層。還可以使用其他襯底，諸如多層或梯度襯底；或者包含化合物半導體襯底(例如砷化鎵)或合金半導體襯底(例如矽鍺)的襯底。襯底101具有其上可以形成電晶體100和其他器件的正面以及與正面相反的背面。
[0033]可以在襯底101中形成用於隔離器件區的多個淺溝槽隔離(STI) 109或其他隔離結構。可以通過使用光刻技術蝕刻襯底101以形成凹槽來形成STI 109。通常，光刻包括沉積光刻膠材料，然後對光刻膠材料進行掩蔽、曝光以及顯影。在圖案化光刻膠掩模之後，可以實施蝕刻工藝以去除襯底101的不想要的部分。在襯底101包括體矽的實施例中，蝕刻工藝可以是溼法或幹法、各向異性或各向同性蝕刻工藝。然後用通過在包含氧化物、h20、NO或它們的組合的氣氛中的任何氧化工藝(諸如溼法或幹法熱氧化)或者通過化學汽相沉積(CVD)方法使用四乙基原矽酸鹽(TEOS)和氧氣作為前體所形成的介電材料(諸如氧化物層)來填充凹槽。可以實施平坦化步驟以平坦化隔離材料的表面使其與襯底101的頂面齊平。可以例如使用本領域中已知的常用的化學機械拋光(CMP)工藝來完成平坦化步驟。
[0034]可以在兩個STI 109之間形成阱102，在阱102內可以形成電晶體的源極和漏極。在圖1隻示出了用於一個電晶體100的一個阱102，而在實際器件中可能存在用於許多電晶體的許多阱。在實施例中，阱102可以是容納NMOS電晶體100的源極和漏極的P型阱。可選地，阱102可以是容納PMOS電晶體100的源極和漏極的η型阱。在實施例中，可以實施諸如退火程序的高溫熱程序以驅動並活化P型阱或者η型阱102中的摻雜物。例如，在實施例中，可以通過以約1Ε12至約1Ε14個原子/cm2的劑量在約20KeV至約500KeV的能量下注入諸如硼離子的P型離子來形成阱102。在實施例中，阱可以具有約10，000埃至約30，000埃的深度和約3，000埃至約10，000埃的寬度。其他實施例可以採用不同的深度、寬度和/或摻雜參數。
[0035]可以在阱102內形成電晶體100的兩個端子103，其為電晶體100的源極和漏極。電晶體100可以是NMOS電晶體或者PMOS電晶體。兩個端子103之間的區域104是用於電晶體100的溝道。可以首先在阱102中蝕刻出用於端子103的凹槽。可以通過幹法等離子體蝕刻工藝實施凹槽的蝕刻。在襯底101是矽襯底的實施例中，等離子體蝕刻工藝可以應用氟化學物質。在阱102中形成凹槽之後，可以實施選擇性外延以形成端子103。端子103可以是電晶體100的源極或者漏極中的任何一個。用於端子103的外延生長材料可以是具有與襯底101的材料不同的晶格常數的晶格不匹配半導體材料。用於端子103的晶格不匹配材料可以被稱為應變矽材料。
[0036]在實施例中，晶 體管100是PMOS電晶體，而用於端子103的晶格不匹配材料或者應變矽材料可以是具有SihGex組分的矽鍺，其中X可以在約0.1至約0.3的範圍內。在另一實施例中，電晶體100是NMOS電晶體,而用於端子103的晶格不匹配材料或者應變娃材料可以是碳化矽或者矽鍺碳(Si1^GexCy)，其中碳的摩爾分數y大於鍺的摩爾分數x的十分之一。在實施例中，可以通過CVD使用Si2H6(乙矽烷)和GeH4 (鍺烷)作為源氣體，採用襯底溫度為約600至900°C，Si2H6分壓為30mPa以及GeH4分壓為60mPa的條件來生長諸如矽鍺的晶格不匹配材料。可以用其他方法來生長用於端子103的矽鍺或任何其他的應變矽材料。
[0037]用於端子103的應變娃材料是娃的一種形式,其中由於應變娃晶格和下面的娃材料(在其上形成應變矽材料)晶格的維數不同導致向矽晶格施加拉伸應變。在實施例中，用於端子103的矽鍺晶格比用於襯底101的純矽晶格具有更寬的間隔，並且間隔隨著鍺的百分比的增大而變得更寬。因為矽晶格在形成期間與較大的矽鍺晶格對準，所以對用於端子103的娃層形成拉伸應變使得娃原子彼此被拉開。因此,相比於弛豫娃(relaxedsilicon),應變矽中的載流子遷移率大幅度增加,在整個溝道之間潛在地增加了 80%或更大的電子遷移率以及20%或更大的空穴遷移率。
[0038]可以在襯底101的表面上形成柵極絕緣層118。可以通過熱氧化生長柵極絕緣層118或者可以通過CVD沉積柵極絕緣層118。在實施例中，柵極絕緣層118的厚度可以介於約3埃和約50埃之間。在實施例中，氧化矽層可以用作由多晶矽材料形成的柵極的柵極絕緣層。柵極絕緣層118可以是諸如氧化物-氮化物-氧化物(ONO)的另一種材料。在實施例中，柵極絕緣層118可以是介電常數大於約10的高介電層，並且可以具有約15至約25的介電常數。柵極絕緣層118可以是選自由氧化鉿(HfO)、氧化矽鉿(HfSiO)、氮氧化鉿(HfON)以及類似材料所組成的組中的材料。在可選的實施例中，柵極絕緣層118可以由相對介電常數大於約5的材料形成。這些材料的實例包括氧化鋁、氧化鑭、氧化鋯或者它們的組合。
[0039]可以在柵極絕緣層118上方形成柵電極117。柵電極117的厚度可以介於約500埃和約2000埃之間的範圍內。在實施例中，柵電極117可以包括多晶矽。在可選的實施例中，柵電極可以包括另一種材料，諸如多晶矽鍺。可選地，柵電極117可以是代替多晶矽柵極的金屬柵極。在一個實施例中，金屬柵電極117可以包括鉿、鋯、鈦、鉭、鋁或它們的合金或金屬碳化物。金屬碳化物可以是碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁等。在另一實施例中，金屬柵電極117可以由導電材料諸如金屬娃化物(例如,娃化鈦、娃化鈷、娃化鎳、娃化鉭)、金屬氮化物(例如，氮化鈦、氮化鉭)、摻雜的多晶矽或多晶矽鍺或任何其他的導電材料形成。還可以使用這些材料的組合。
[0040]然後可以實施光刻步驟，接著進行蝕刻步驟使用光刻膠掩模作為蝕刻掩模從而形成包括柵極絕緣層118和柵電極117的柵極堆疊件，如圖1所示。蝕刻掩模可以包括抗反射塗層(BARC)硬掩模層。
[0041]可以在柵電極117和柵極絕緣層118的側面上形成柵極阻擋件115。在實施例中，柵極阻擋件115可以通過CVD介電材料(例如，氧化矽或氮化矽)接著進行該介電材料的各向異性蝕刻來形成。在另一實施例中，柵極阻擋層115可以是包括介電襯墊和阻擋件主體的複合阻擋件。可以通過沉積介電襯墊材料(例如氧化矽)和阻擋件主體材料(例如氮化矽)然後進行各向異性蝕刻使用反應離子蝕刻來形成介電襯墊。在另一實施例中，襯墊可以是氧化物而阻擋件主體可以是氮化物。
[0042]可以在襯底101上方形成第一層間介電(ILD)層111。在第一 ILD層111內可以包含由柵極絕緣層118、柵電極117和柵極阻擋件115組成的柵極堆疊件。第一 ILD層111可以具有低介電常數(k值小於約3.0)或極低介電常數(k值小於約2.5)。作為實例，第一 ILD層111可以包括氧化物、SiO2、硼磷矽酸鹽玻璃(BPSG)、TE0S、旋塗玻璃(SOG)、未摻雜的矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、高密度等離子體(HDP)氧化物或者等離子體增強TEOS (PETEOS)。可以實施諸如CMP工藝的平坦化工藝來平坦化第一 ILD層111。
[0043]可以在第一 ILD層111內形成多個接觸件113。接觸件113可以形成在端子103 (即源極和漏極)上方。將接觸件113連接到端子103。可以通過蝕刻從第一 ILD層111的頂面到達端子103的凹槽來形成接觸件113。可以諸如通過CVD、原子層沉積(ALD)、物理汽相沉積(PVD)、熱氧化或它們的組合，在凹槽的側壁上方沉積薄阻擋層(未示出)。阻擋層可以包括氮化物或氮氧化物，諸如氮化鈦、氮氧化鈦、氮化鉭、氮氧化鉭、氮化鎢、和/或它們的組合等。可以在薄阻擋層上方和凹槽中沉積導電材料以形成接觸件113。可以通過電化學鍍工藝、CVD、ALD、PVDjP /或它們的組合等形成導電材料。導電材料可以是選自包含銅、鎢、鋁、銀、金、和/或它們的組合等的組。接觸件可以是由包含半導體材料和金屬(諸如鈷(Co)或鎳(Ni))的化合物形成。可以通過例如CMP去除多餘的導電材料和阻擋層，從而形成與端子103連接的接觸件113。
[0044]可以在兩個STI 109之間、第一 ILD層內和襯底中形成通孔121。通孔121可以是矽通孔、襯底通孔或一些其他類型的通孔。可以通過蝕刻從第一 ILD層111的頂面到襯底101中的開口來形成通孔121。開口的深度可以介於約ΙΟμπι?300μηι的範圍內，而通孔121的寬度可以介於約Ιμπι?30μπι的範圍內。可以在開口中的第一 ILD層111和襯底101的上方形成覆蓋開口的側壁和底部的襯墊105。襯墊105可以是TEOS或氮化矽或者任何合適的介電材料。可以使用等離子體增強化學汽相沉積(PECVD)工藝或者諸如PVD或者熱工藝的其他方法形成襯墊105。可以使用諸如CVD、ALD、PVD、熱氧化或者它們的組合的方法在襯墊105上方沉積薄阻擋層107。阻擋層107可以包括氮化物或者氮氧化物，諸如氮化鈦、氮氧化鈦、氮化鉭、氮氧化鉭、氮化鎢或它們的組合。
[0045]可以在薄阻擋層107上方的開口中沉積導電材料以形成通孔121。可以通過電化學鍍工藝、CVD、ALD、PVD或它們的組合形成導電材料。導電材料可以選自由銅、鎢、鋁、銀、金和/或它們的組合等所組成的組。可以通過例如CMP去除多餘的導電材料和阻擋層，從而形成如圖1示出的通孔121。
[0046]通孔121可以用於連接堆疊在一起的兩個管芯。通孔121可以電連接到電氣器件(例如，諸如電晶體100)或者可以電連接到襯底101正面上的外部電連接件。通孔121可以充當穿透通孔(pass-through via),允許連接至襯底101正面的器件與連接至襯底101背面的器件電通訊或者與不同管芯的器件通訊。
[0047]可以在第一 ILD層111、接觸件113、柵電極117和通孔121的上方形成充當高應力層的接觸蝕刻終止層(CESL) 119。CESL 119可以是由氮化矽、碳化矽、氧化矽或任何其他高應力材料覆蓋形成。實際上，應力可以是壓縮應力或者拉伸應力，並且可以具有介於0.1至4十億帕斯卡(GPa)的大小。可以通過CVD工藝形成CESL 119。如本領域中公知的和常用的，CVD工藝可以是低壓CVD(LPCVD)工藝或者PECVD工藝。施加在CESL上的應力在半導體襯底上的電晶體100的溝道中形成拉伸應變或壓縮應變以進一步提高載流子遷移率。
[0048]如圖2所示，可以在CESL 119上方形成第二層間介電(ILD)層121。第二 ILD層121可以具有低介電常數(k值小於約3.0)或極低介電常數(k值小於約2.5)。在實施例中，第二 ILD 層 121 可以包括氧化物、Si02、BPSG、TE0S、S0G、USG、FSG、HDP 氧化物或 PETEOS。可以實施諸如CMP工藝的平坦化工藝來平坦化第二 ILD層121。
[0049]如圖2所示，可以在第二 ILD層121和CESL 119中形成接觸件123、125和127。可以採用光刻技術通過沉積和圖案化光刻膠層形成穿過第二 ILD層121和CESL 119的開口，從而暴露對應於期望的開口位置的第二 ILD層121和CESL 119的一部分。其後，可以使用各向異性蝕刻工藝蝕刻第二 ILD層121和CESL 119。接觸件123、125和127可以由導電材料形成，該導電材料選自由銅、鎢、鋁、銀、金或它們的組合所組成的組。可以使用諸如CMP工藝的平坦化工藝從第二 ILD層121的頂面去除多餘量的導電材料。
[0050]在實施例中，在接觸件113和通孔121的上方形成接觸件127。接觸件127將通孔121與第一 ILD層111中的一個接觸件113連接起來，該接觸件113進一步連接到襯底101中的端子103。因此，通過CESL 119和第二 ILD層121中的接觸件127和第一 ILD層111中的接觸件113，可以在通孔121和端子103之間形成電連接。端子103可以是電晶體100的源極或漏極。將接觸件125連接到柵電極117。將接觸件123連接到電晶體100的另一個端子103。接觸件125和接觸件123將電晶體的源極或漏極和柵極連接到電路的其他部分，同時接觸件127與通孔連接，該通孔進一步與其他管芯的器件連接。
[0051]如圖3所示，可以在第二 ILD層121上方形成覆蓋接觸件123、125和127的蝕刻終止層(ESL) 129。可以通過薄膜生長技術形成ESL 129。ESL 129可以由氧化物材料、氮化物材料或基於碳的金剛石材料形成。ESL129可以通過CVD工藝形成。如本領域中公知的和常用的，CVD工藝可以是LPCVD工藝或PECVD工藝。
[0052]如圖4所不,可以在ESL 129上方形成第一金屬層唚。第一金屬層M1可以包括導電布線層，其包含導線135和過孔133。導線135和過孔133形成在位於ESL 129上方的金屬間介電(IMD)層131中。導線135可以由選自由銅、鎢、鋁、銀、金、和/或它們的組合等所組成的組中的任何導電材料形成。MD層131可以包括低介電常數或極低介電常數(ELK)材料，諸如氧化物、SiO2, BPSG、TEOS, SOG、USG、FSG、HDP氧化物或PETE0S。可以實施諸如CMP工藝的平坦化工藝來平坦化MD層131。可以例`如使用鍍層和蝕刻工藝或者通過鑲嵌或雙鑲嵌工藝來形成導線135和過孔133，在所述工藝中在相應的介電層中蝕刻出開口並且用導電材料填充該開口。
[0053]如圖5所不,可以在第一金屬層M1上方形成第二金屬層M2。第二金屬層M2可以包括導電布線層，其包含導線145和過孔143。導線145和過孔143形成在位於MD層131上方的頂D層141中。導線145可以由選自由銅、鎢、鋁、銀、金、和/或它們的組合等所組成的組中的任何導電材料形成。MD層141可以包括低介電常數或極低介電常數(ELK)材料，諸如氧化物、SiO2, BPSG、TEOS, SOG、USG、FSG、HDP氧化物或PETE0S。可以實施諸如CMP工藝的平坦化工藝來平坦化MD層141。可以例如使用鍍層和蝕刻工藝或者通過鑲嵌或雙鑲嵌工藝形成導線145和過孔143，在所述工藝中在相應的介電層中蝕刻出開口並且用導電材料填充該開口。
[0054]通常，還可以在第二金屬層M2上方形成包含電連接個體器件的導線和過孔的更多金屬化層％-1\^。導線和過孔層可以形成在IMD層中。在實施例中，金屬化層M3-Mn可以由銅形成，但是可以可選地利用其他材料諸如鎢、鋁、金等。在金屬化層的頂部上，可以形成具有外部接觸件的鈍化層。外部接觸件可以包括凸塊下金屬化(UBM)結構。[0055] 儘管已經詳細地描述了本發明及其優勢，但應該理解，可以在不背離所附權利要求限定的實施例的構思和範圍的情況下，進行各種改變、替換和更改。而且，本申請的範圍並不僅限於本說明書中描述的工藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員根據本發明的
【發明內容】
將很容易地理解，根據本發明可以利用現有的或今後開發的用於執行與本文所述相應實施例基本上相同的功能或者獲得基本上相同的結果的工藝、機器、製造、材料組分、裝置、方法或步驟。因此，所附權利要求預期在其範圍內包括這樣的工藝、機器、製造、材料組分、裝置、方法或步驟。
【權利要求】
1.一種器件，包括: 電晶體的端子，由應變矽材料形成並且形成在襯底內； 第一接觸件，位於所述端子上方並且與所述端子連接，所述第一接觸件形成在所述襯底上方的第一層間介電(ILD)層內； 通孔，穿過所述第一 ILD層延伸至所述襯底中；以及 第二接觸件，位於所述第一接觸件和所述通孔上方，所述第二接觸件與所述第一接觸件和所述通孔連接，並形成在第二 ILD層和接觸蝕刻終止層(CESL)內，其中所述第二 ILD層位於所述CESL上方,而所述CESL位於所述第一 ILD層上方。
2.根據權利要求1所述的器件，還包括: 所述電晶體的柵極，形成在所述第一 ILD層內； 第三接觸件，位於所述柵極上方並且與所述柵極連接，所述第三接觸件形成在所述第二 ILD層和所述CESL內； 過孔，位於所述第三接觸件上方並且與所述第三接觸件連接；以及 第一金屬層的金屬接觸件，位於所述過孔上方並且與所述過孔連接。
3.根據權利要求2所述的器件，還包括: 位於所述第二 ILD層上方的蝕刻終止層(ESL)以及位於所述ESL上方的第一金屬間介電(MD)層，其中所述過孔穿過所述ESL和所述第一 MD層與所述第三接觸件接觸。·
4.根據權利要求1所述的器件，其中，所述端子是所述電晶體的源極或漏極。
5.根據權利要求1所述的器件，其中，所述應變矽材料包括矽鍺或矽鍺碳。
6.根據權利要求1所述的器件，其中，所述通孔包括選自基本上由銅、鎢、鋁、銀、金或它們的組合所組成的組中的導電材料。
7.根據權利要求1所述的器件，其中，所述通孔包括圍繞延伸穿過所述第一ILD層至所述襯底中的通孔的襯墊和阻擋層。
8.根據權利要求1所述的器件，其中， 所述第一 ILD層和所述第二 ILD層包括選自基本上由氧化物、SiO2、硼磷矽酸鹽玻璃(BPSG)、四乙基原矽酸鹽(TEOS)、旋塗玻璃(SOG)、未摻雜的矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(SFG)、高密度等離子體(HDP)氧化物或等離子體增強TEOS (PETEOS)所組成的組中的材料； 所述第一接觸件和所述第二接觸件包括選自基本上由銅、鎢、鋁、銀、金或它們的組合所組成的組中的導電材料； 所述CESL包括選自基本上由氮化娃、碳化娃、氧化娃或其他高應力材料所組成的組中的材料。
9.一種製造器件的方法，包括: 使用應變矽材料在襯底內形成電晶體的端子； 在所述襯底上方形成第一層間介電(ILD)層； 在所述第一 ILD層內形成第一接觸件，其中所述第一接觸件位於所述端子上方並且與所述端子連接； 形成延伸穿過所述第一 ILD層至所述襯底中的通孔； 在所述第一 ILD層上方形成接觸蝕刻終止層(CESL)；在所述CESL上方形成第二 ILD層；以及 在所述第二 ILD層和所述CESL內形成第二接觸件，其中所述第二接觸件位於所述第一接觸件和所述通孔上方並且與所述第一接觸件和所述通孔連接。
10.一種器件，包括: 電晶體的端子，由應變矽材料形成並且形成在襯底內； 第一接觸件，位於所述端子上方並且與所述端子連接，所述第一接觸件形成在所述襯底上方的第一層間介電(ILD)層內； 所述電晶體的柵極，形成在所述第一 ILD層內； 通孔，延伸穿過所述第一 ILD層至所述襯底中； 第二接觸件，位於所述第一接觸件和所述通孔的上方，所述第二接觸件與所述第一接觸件和所述通孔連接，並且形成在第二 ILD層和接觸蝕刻終止層(CESL)內，其中所述第二ILD層位於所述CESL上方,而所述CESL位於所述第一 ILD層上方； 第三接觸件，位於所述柵極上方並且與所述柵極連接，所述第三接觸件形成在所述第二 ILD層和所述CESL內； 過孔，位於所述第三接觸件上方並且與所述第三接觸件連接；以及 第一金屬層的金屬接觸件，位於所`述過孔上方並且與所述過孔連接。
【文檔編號】H01L23/538GK103579186SQ201210587635
【公開日】2014年2月12日 申請日期:2012年12月28日 優先權日:2012年8月10日
【發明者】陳明發, 王宇洋, 詹森博 申請人:臺灣積體電路製造股份有限公司