具有窗口插入器的3d集成電路封裝的製作方法
2023-05-21 06:32:26 2
具有窗口插入器的3d集成電路封裝的製作方法
【專利摘要】描述了具有窗口插入器的3D集成電路封裝和用於形成這種半導體封裝的方法。例如，半導體封裝包括襯底。頂部半導體管芯設置在襯底上。具有窗口的插入器設置在襯底和頂部半導體管芯之間並且互連至襯底和頂部半導體管芯。底部半導體管芯設置在插入器的窗口中並且互連至頂部半導體管芯。在另一示例中，半導體封裝包括襯底。頂部半導體管芯設置在襯底上。插入器設置在襯底和頂部半導體管芯之間並且互連至襯底和頂部半導體管芯。底部半導體管芯設置在與插入器相同的平面中並且互連至頂部半導體管芯。
【專利說明】具有窗口插入器的3D集成電路封裝
【技術領域】
[0001]本發明的實施例是在半導體封裝領域，並且，具體而言，是具有窗口插入器(interposer)的3D集成電路封裝和用於形成這種半導體封裝的方法。
【背景技術】
[0002]如今的消費電子產品市場經常要求需要非常複雜的電路的複雜的功能。縮放到越來越小的基本構件塊(例如，電晶體)已能夠隨著每個漸進的代在單個管芯上納入更加複雜的電路。半導體封裝用於保護集成電路(IC)晶片或管芯，並且還用於為管芯提供到外部電路的電接口。隨著對更小的電子設備的日益增長的需求，半導體封裝被設計成更加緊湊並且必須支持更大的電路密度。此外，對更高性能設備的需求導致對實現與後續組件處理兼容的薄封裝輪廓和低整體翹曲的改進的半導體封裝的需求。
[0003]C4焊球連接已被使用了很多年，以提供半導體器件和襯底之間的倒裝晶片互連。倒裝晶片或受控的塌陷晶片連接(C4)是用於半導體器件(諸如，集成電路(IC)晶片、MEMS或部件)的安裝的類型，該安裝類型使用焊料隆起焊盤代替絲焊。焊料隆起焊盤設置在位於襯底封裝的頂側的C4焊盤上。為了將半導體器件安裝至襯底，半導體器件被倒裝——其有源側面朝下在安裝區域上。焊料隆起焊盤用於將半導體器件直接連接至襯底。然而，該方法受安裝區域的尺寸限制並且可能不容易適應堆疊的管芯。
[0004]另一方面，傳統的引線接合方法可能限制可合理地包括在單個半導體封裝中的半導體管芯的數量。此外，當試圖將大量的半導體管芯封裝到半導體封裝中時，可能出現一般的結構問題。
[0005]更新的封裝方法(諸如，矽通孔(TSV)和矽插入器)得到設計者的很多關注來實現高性能的多晶片模塊(MCM)和系統級封裝(SiP)。然而，在半導體封裝的進化中需要附加的改進。
【發明內容】
[0006]本發明的實施例包括具有窗口插入器的3D集成電路封裝和用於形成這樣的半導體封裝的方法。
[0007]在實施例中，半導體封裝包括襯底。頂部半導體管芯設置在襯底之上。具有窗口的插入器設置在襯底與頂部半導體管芯之間並互連至襯底和頂部半導體管芯。底部半導體管芯設置在插入器的窗口中並互連至頂部半導體管芯。
[0008]在另一實施例中，半導體封裝包括襯底。頂部半導體管芯設置在襯底之上。插入器設置在襯底與頂部半導體管芯之間並互連至襯底和頂部半導體管芯。底部半導體管芯設置在與插入器相同的平面中並互連至頂部半導體管芯。
[0009]在另一實施例中，半導體管芯對包括頂部半導體管芯。插入器設置在頂部半導體管芯下方並互連至頂部半導體管芯。底部半導體管芯設置在與插入器相同的平面中，並互連至頂部半導體管芯。【專利附圖】
【附圖說明】
[0010]圖1A示出了根據本發明的實施例的具有窗口插入器的3D集成電路封裝的平面圖。
[0011]圖1B示出了根據本發明的實施例的圖1A的具有窗口插入器的3D集成電路封裝的截面圖。
[0012]圖2示出了根據本發明的另一實施例的具有窗口插入器的另一 3D集成電路封裝的截面圖。
[0013]圖3A和3B分別示出了根據發明的實施例的半導體管芯對的平面圖和截面圖。
[0014]圖4A和4B分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。
[0015]圖5A和5B分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。
[0016]圖6A和6B分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。
[0017]圖7A和7B分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。
[0018]圖8A和SB分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。
[0019]圖9示出了根據本發明的實施例的用於製造具有窗口插入器的3D集成電路封裝的方法的流程圖。
[0020]圖10示出了根據本發明的另一實施例的用於製造具有窗口插入器的3D集成電路封裝的另一方法的流程圖。
[0021]圖11是根據本發明的實施例的計算機系統的示意圖。
[0022]詳細描述
[0023]描述了具有窗口插入器的3D集成電路和用於形成這種半導體封裝的方法。在以下描述中，陳述了大量的具體細節，諸如封裝體系結構和材料範圍，以便提供對本發明的實施例的全面的理解。然而，將對本領域技術人員顯而易見的是，沒有這些特定細節也可實施本發明的實施例。在其他實例中，沒有詳細描述諸如集成電路設計布局之類的公知的特徵，以便不會不必要地混淆本發明的實施例。此外，將理解，圖中所示的多個實施例是示例性表示並且不一定按比例繪製。
[0024]本文中所描述的一個或多個實施例目的在於引入用於三維(3D)集成電路(IC)封裝的窗口插入器。例如，矽插入器可用於CPU和存儲器以及其他器件的3D堆疊。一個或多個實施例對10納米節點及以上和超越產品尤其有用。一些實施例引入用於高密度互連(例如，變更路線和扇出)形成的矽插入器。可以按照與用於半導體IC管芯上的互連層的流水線處理的後端相似的方式來處理矽插入器。
[0025]常規的矽插入器通常佔據在有源管芯之下的整層。而且，常規的3D堆疊的IC通常需要穿過有源管芯中的一個形成的一個或多個矽通孔(TSV)。穿過有源管芯的TSV是昂貴的。而且，在3D堆疊的IC結構中，常常需要在這種底部有源管芯的背面上的重分布層(RDL)來管理TSV和管芯到管芯互連(例如，LMI焊盤)的布局。長RDL互連線可影響高速I/O性能。因此，本文所描述的一個或多個實施例在有源管芯的任一個中沒有TSV的情況下實現3D IC堆疊。而且，在實施例中，包括矽插入器並且有源管芯層中的至少一個與插入器共享相同的垂直平面，從而節省了 Z高度。
[0026]在實施例中，矽插入器被包括在頂部有源管芯(T)之下並且提供在頂部管芯之下的窗口，使得底部有源管芯(B)可直接堆疊在頂部管芯的下面。底部有源管芯和插入器駐留在3D層疊結構中的相同垂直水平上。在一個這種實施例中，可在不需要有源管芯的任一個中的TSV的情況下實現兩個有源管芯的3D IC堆疊。插入器通過中級互連(MLI)附連至封裝襯底。插入器包括TSV，該TSV向有源管芯提供封裝襯底之間的垂直電路徑。在實施例中，在底部有源管芯上進一步包括MLI隆起焊盤。矽插入器的好處(諸如，隆起焊盤間距變換、無源器件集成、ILD保護等等)可在本文所描述的新架構中得以保持。在實施例中，插入器材料為矽。然而，可替代使用或也可使用玻璃、有機物或陶瓷。
[0027]本文所描述的和有關一個或多個實施例的特徵包括，但不限於，(a)以提供在頂部有源管芯之下的窗口以供直接堆疊底部有源管芯到頂部有源管芯的方式被設計並組裝矽插入器，(b)插入器和底部有源管芯駐留在3D層疊中的相同垂直水平上，(C)在不需要有源管芯中的任一個中的TSV的情況下實現3D IC堆疊，(d)在底部管芯上的TSV是可任選的，以及(e) (a)-(d)的置換和組合。
[0028]作為本文所覆蓋的一般概念的示例，圖1A示出了根據本發明的實施例的具有窗口插入器的3D集成電路封裝的平面圖。圖1B示出了根據本發明的實施例的圖1A的具有窗口插入器的3D集成電路封裝的截面圖。
[0029]參照圖1A和1B，半導體封裝100 (或半導體封裝的部分)包括襯底102.頂部半導體管芯104設置在襯底102上。具有窗口 108的插入器106設置在襯底102和頂部半導體管芯104之間並且互連至襯底102 (例如，通過中級互連(MLI)IlO)和頂部半導體管芯104 (例如，通過第一級互連(FLI) 112)。底部半導體管芯114設置在插入器106的窗口 108中並且互連至頂部半導體管芯104(例如，通過互連116)。底部半導體管芯114沒有矽通孔(TSV)並且不直接互連至襯底102。替代地，底部半導體管芯114的有源側118面對頂部半導體管芯104的有源側120，並且遠離襯底102。根據本發明的實施例，底部半導體管芯114設置在插入器106的閉合的窗口 108中，如圖1A所示，其中窗口 106完全包圍底部管芯114。在實施例中，如圖1A中還示出的，頂部半導體管芯104完全蓋過底部半導體管芯114。因此，在實施例中，3D封裝未包括有源管芯中的TSV並且包含面對面布局的頂部和底部管芯。
[0030]在實施例中，窗口插入器106由矽組成。然而，其他實施例包括由諸如，但不限於，玻璃、陶瓷、或有機材料之類的材料組成的窗口插入器。在實施例中，窗口插入器106可以或可以不包括有源器件。在實施例中，窗口插入器106具有高密度互連、矽通孔(TSV)和鰭片間距微隆起焊盤。
[0031]在實施例中，底部有源管芯114表示非堆疊的(單個晶片)或堆疊的(多個晶片)布局。在實施例中，底部管芯114是模擬或存儲器器件。在實施例中，頂部有源管芯104表示單個晶片或並排(例如，多晶片封裝(MCP))布局，以下關於圖6A和6B更詳細地描述並排布局。在實施例中，頂部有源管芯104是全厚度或被減薄(或包括堆疊的管芯)。在實施例中，底部管芯104是CPU或存儲器器件。
[0032]常規的3D堆疊的IC架構通常需要穿過有源管芯中的至少一個的TSV。穿過有源管芯的TSV是昂貴的，至少部分地由於與產生TSV本身相關聯的成本。而且，昂貴的管芯區域可被TSV加上TSV排除區域消耗。因此，本文中的實施例中的至少一些提供用於3D封裝的無TSV的方法。
[0033]在實施例中，頂部半導體管芯104被配置成向底部半導體管芯114供電。在實施例中，頂部半導體管芯104被配置成促進底部半導體管芯114和襯底102之間的通信，例如，通過襯底102中的布線。在實施例中，底部半導體管芯104不具有矽通孔(TSV)。因此，可通過頂部管芯104上的互連線以及插入器106間接地實現底部管芯114和襯底102之間的連接。因此，參照圖1A，對於3D 1C，底部和頂部有源管芯面對面堆疊。然而，將理解，在替代的實施例中，如有關圖2更詳細描述的，可通過使用底部管芯上的TSV直接連接底部管芯。
[0034]半導體管芯104或114中的一個或兩個可由半導體襯底形成，諸如單晶矽襯底。還可考慮諸如，但不限於，II1-V族材料和鍺或矽鍺材料襯底之類的其他材料。半導體管芯104或114的有源側(分別是120或118)可以是在其上形成半導體器件的側。在實施例中，半導體管芯104或114的有源側120或118分別包括多個半導體器件，諸如，但不限於電晶體、電容器和電阻器，該電晶體、電容器和電阻器通過管芯互連結構一起互連到功能電路中從而形成集成電路。如本領域的技術人員將理解的，半導體管芯的器件側包括具有集成電路和互連的有源部分。根據若干不同實施例，半導體管芯可以是包括但不限於微處理器(單核或多核)、存儲器件、晶片組、圖形設備、專用集成電路之類的任何合適的集成電路器件。
[0035]堆疊的管芯裝置100可尤其適合於將存儲器管芯與邏輯管芯封裝。例如，在實施例中，管芯104或114中的一個為存儲器管芯。另一管芯為邏輯管芯。在本發明的實施例中，存儲器管芯為存儲器件，諸如，但不限於，靜態隨機存取存儲器(SRAM)、動態存取存儲器(DRAM)、非易失性存儲器(NVM)，以及邏輯管芯為邏輯器件，諸如，但不限於，微處理器和數
字信號處理器。
[0036]根據本發明的實施例，管芯互連結構112或116或插入器106到襯底102互連結構110中的一個或多個由金屬隆起焊盤的陣列組成。在一個實施例中，每個金屬隆起焊盤由諸如，但不限於，銅、金、或鎳之類的金屬組成。襯底102根據具體應用可以是柔性襯底或剛性襯底。在實施例中，襯底102具有多個設置在其中的電跡線。在實施例中，還可形成外部接觸層。在一個實施例中，外部接觸層包括球柵陣列(BGA)。在其他實施例中，外部接觸層包括諸如，但不限於，平面網格陣列(LGA)或引腳的陣列(PGA)之類的陣列。在實施例中，使用焊球，並且焊球由導線組成或是無導線的，諸如，金和錫焊料或銀和錫焊料的合金。
[0037]作為本文所覆蓋的一般概念的另一實例，圖2示出了根據本發明的另一實施例的具有窗口插入器的另一 3D集成電路封裝的截面圖。
[0038]參照圖2，半導體封裝200 (或半導體封裝的部分)包括襯底202。頂部半導體管芯204設置在襯底202上。具有窗口 208的插入器206設置在襯底202和頂部半導體管芯204之間並且互連至襯底202 (例如，通過中級互連(MLI) 210)和頂部半導體管芯204 (例如，通過第一級互連(FLI) 212)。底部半導體管芯214設置在插入器206的窗口 208中並且互連至頂部半導體管芯204 (例如，通過互連216)。底部半導體管芯214具有矽通孔(TSV) 250並且例如，通過互連252直接互連至襯底202。同樣，底部半導體管芯214的有源側218背對頂部半導體管芯204的有源側220，並且朝向襯底202。根據本發明的實施例，底部半導體管芯214設置在插入器206的閉合的窗口 208中，其中窗口 206完全包圍底部管芯214。在實施例中，頂部半導體管芯204完全蓋過底部半導體管芯214。因此，在實施例中，3D封裝包括具有TSV和MLI並且相對於頂部管芯面朝背朝向的底部管芯。經封裝的管芯和封裝200的材料的特性和配置可以是與以上針對封裝100所描述的相同或相似。
[0039]總的來說，在實施例中，再次參照圖1A、1B和2，3D堆疊的IC封裝中包括窗口一插入器。插入器提供在頂部有源管芯下的窗口以供頂部和底部有源管芯的3D封裝。圖3A/3B、4A/B、5A/B、6A/B、7A/B和8A/B示出了具有窗口插入器的堆疊的IC頂部和底部管芯對的多個實施例。如關於圖9更詳細描述的，這些對最終可封裝在襯底上。
[0040]在第一示例中，包括具有單個閉合的窗口(例如，完全包圍的窗口)的插入器。圖3A和3B分別示出了根據發明的實施例的半導體管芯對的平面圖和截面圖。
[0041]參照圖3A和3B，半導體管芯對300包括頂部半導體管芯304。插入器306設置在頂部半導體管芯304之下並且互連至頂部半導體管芯304(例如，通過第一級互連(FLI) 312)。底部半導體管芯314設置在與插入器306相同的平面中並且互連至頂部半導體管芯304(例如,通過互連316)。底部半導體管芯314設置在插入器306的閉合的窗口308中。在實施例中，如圖3A所示，頂部半導體管芯304完全蓋過底部半導體管芯314。管芯和管芯對300的材料的特性和配置可以是與以上針對封裝100或200的管芯對所描述的相同或相似。
[0042]在第二示例中，包括具有多個閉合的窗口(例如，完全包圍的窗口)的插入器。圖4A和4B分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。
[0043]參照圖4A和4B，半導體管芯對400包括頂部半導體管芯404。插入器406設置在頂部半導體管芯404之下並且互連至頂部半導體管芯404 (例如，通過第一級互連(FLI) 412)。四個底部半導體管芯414、460、462和464設置在與插入器406相同的平面中並且互連至頂部半導體管芯404 (例如，通過互連416)。底部半導體管芯414、460、462和464每個設置在插入器406的各自的閉合的窗口(408、470、472和474)中。在實施例中，如圖4A所示，頂部半導體管芯404完全蓋過底部半導體管芯414、460、462和464。管芯和管芯對400的材料的特性和配置可以是與以上針對封裝100或200的管芯對所描述的相同或相似。
[0044]在第三示例中，包括具有多個打開的窗口(例如，僅部分包圍的窗口)的插入器。圖5A和5B分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。
[0045]參照圖5A和5B，半導體管芯對500包括頂部半導體管芯504。插入器506設置在頂部半導體管芯504之下並且互連至頂部半導體管芯504 (例如，通過第一級互連(FLI) 512)。底部半導體管芯514設置在與插入器506相同的平面中，並且互連至頂部半導體管芯504(例如，通過互連516)。底部半導體管芯514設置在插入器506的打開的窗口 508中。在實施例中，如圖5A所示，頂部半導體管芯504僅部分地蓋過底部半導體管芯514。在實施例中(未示出)，底部管芯比頂部管芯大。管芯和管芯對500的材料的特性和配置可以是與以上針對封裝100或200的管芯對所描述的相同或相似。
[0046]在第四示例中，多個頂部管芯成對地包括在具有窗口插入器的對中。圖6A和6B分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。[0047]參照圖6A和6B，半導體管芯對600包括頂部半導體管芯604。插入器606設置在頂部半導體管芯604之下並且互連至頂部半導體管芯604(例如，通過第一級互連(FLI) 612)。底部半導體管芯614設置在與插入器606相同的平面中，並且互連至頂部半導體管芯604(例如，通過互連616)。底部半導體管芯614設置在插入器606的閉合的窗口606中。包括一個或多個附加的頂部半導體管芯680，並且一個或多個附加的頂部半導體管芯680設置在與頂部半導體管芯604相同的平面中，並且互連至插入器(例如，通過第一級互連(FLI)613)。在實施例中，如圖6A所示，頂部半導體管芯604完全蓋過底部半導體管芯614。管芯和管芯對600的材料的特性和配置可以是與以上針對封裝100或200的管芯對所描述的相同或相似。
[0048]在第五示例中，包括具有閉合的窗口(例如，完全包圍的窗口)的多部件插入器。圖7A和7B分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。
[0049]參照圖7A和7B，半導體管芯對700包括頂部半導體管芯704。插入器706設置在頂部半導體管芯704之下並且互連至頂部半導體管芯704 (例如，通過第一級互連(FLI) 712)。插入器706由兩個或多個分立單元(在這種情況下，四個分立單元706A、706B、706C和707D)組成。底部半導體管芯714設置在與插入器706相同的平面中，並且互連至頂部半導體管芯704(例如，通過互連716)。底部半導體管芯714設置在插入器706的閉合的窗口 708中。具體而言，底部半導體管芯714設置在插入器706的兩個或多個分立單元(在這種情況下，四個分立單元706A、706B、706C和707D)的閉合的窗口 708中。在實施例中，如圖7A所示，頂部半導體管芯704完全蓋過底部半導體管芯714。管芯和管芯對700的材料的特性和配置可以是與以上針對封裝100或200的管芯對所描述的相同或相似。
[0050]在第六示例中，在與插入器相同的平面中並排地包括底部管芯。圖8A和SB分別示出了根據發明的另一實施例的另一半導體管芯對的平面圖和截面圖。
[0051]參照圖8A和8B，半導體管芯對800包括頂部半導體管芯804。插入器806設置在頂部半導體管芯804之下並且互連至頂部半導體管芯804(例如，通過第一級互連(FLI) 812)。底部半導體管芯814設置在與插入器806相同的平面中，並且互連至頂部半導體管芯804 (例如，通過互連816)。底部半導體管芯814毗鄰插入器806設置，但不在插入器806中。在實施例中，如圖8A和8B所示，頂部半導體管芯804僅部分地蓋過底部半導體管芯814。管芯和管芯對800的材料的特性和配置可以是與以上針對封裝100或200的管芯對所描述的相同或相似。
[0052]再次參照圖3A/3B、4A/B、5A/B、6A/B、7A/B和8A/B，在實施例中，每個對的各自的底部半導體管芯不具有矽通孔(TSV)。在實施例中，底部半導體管芯的有源側面對頂部半導體管芯的有源側。在另一實施例中，每個對的各自的底部半導體管芯具有矽通孔(TSV)。在實施例中，底部半導體管芯的有源側背對頂部半導體管芯的有源側。將理解，還可考慮關於圖3A/3B、4A/B、5A/B、6A/B、7A/B和8A/B描述的管芯對的多個排列和組合。例如，在實施例中，可製造管芯對400和500、或400和600、或400、500和600、或800和400的特徵的組合、或其他此類組合。
[0053]在另一方面，本文中提供一種用於製造具有窗口插入器的3D集成電路封裝的方法。在第一示例中，圖9示出了根據本發明的實施例的用於製造具有窗口插入器的3D集成電路封裝的方法的流程圖900。[0054]參照圖9的過程流程900，流程的頂部管芯902部分包括提供以膠帶(tape)和捲軸(reel)格式910的頂部管芯。流程的底部管芯904部分包括提供以在膠帶和捲軸格式912的底部管芯。熱壓縮結合(TCB)然後用於在頂部管芯914上堆疊底部管芯。流程的窗口插入器906部分可包括提供具有窗口、並且可能具有TSV、中級互連(MLI)隆起焊盤和第一級互連(FLI)焊盤的插入器。在916中，使具有TSV和重分布層(RDL)的插入器(諸如，矽插入器)從處理的晶片分離並且安裝在切割膠帶上。雷射器和/或水射流切割可用於提供窗口。在918中，來自914的層疊(例如，通過TCB)與插入器接合。流程的封裝襯底908部分包括提供例如，在如920中的託盤上的封裝襯底。在922中，插入器窗口上的中級互連(MLI)的CAM和/或銅底部填充(CUF)用於將管芯對與封裝襯底上的窗口插入器耦合。因此，再次參照過程流程900，首先通過底部管芯、頂部管芯和窗口插入器的3D堆疊首先形成FLI，然後MLI用於將對附連至封裝襯底。將理解，底部管芯可能或可能不具有MLI隆起焊盤。此外，窗口插入器可由多個零件組成。而且，對中可包括附加的管芯。
[0055]因此，包括插入器的管芯對可製造作為封裝過程的一部分。如關於圖9所描述的，然後可將多種包括插入器的多個管芯對中的任一種耦合至封裝襯底。因此，在實施例中，半導體封裝包括襯底。頂部半導體管芯設置在襯底上。具有窗口的插入器設置在襯底和頂部半導體管芯之間並且互連至襯底和頂部半導體管芯。底部半導體管芯設置在插入器的窗口中並且互連至頂部半導體管芯。
[0056]在一個此類實施例中，如關於圖3A所描述的，底部半導體管芯設置在插入器的閉合的窗口中。在具體此類實施例中，如也關於圖3A和3B所描述的，頂部半導體管芯完全蓋過底部半導體管芯。
[0057]在另一此類實施例中，包括一個或多個附加的底部半導體管芯。如關於圖4A和4B所描述的，一個或多個附加的底部半導體管芯設置在插入器的一個或多個附加的閉合的窗口中。在具體此類實施例中，如也關於圖4A和4B所描述的，頂部半導體管芯完全蓋過底部半導體管芯以及一個或多個附加的底部半導體管芯。
[0058]在另一此類實施例中，如關於圖5A和5B所描述的，底部半導體管芯設置在插入器的打開的窗口中。在具體此類實施例中，如也關於圖5A和5B所描述的，頂部半導體管芯僅部分地蓋過底部半導體管芯。
[0059]在另一此類實施例中，包括一個或多個附加的頂部半導體管芯。如關於圖6A和6B所描述的，一個或多個附加的頂部半導體管芯在與頂部半導體管芯相同的平面中設置在襯底上並且互連至插入器。在具體此類實施例中，如也關於圖6A和6B所描述的，頂部半導體管芯完全蓋過底部半導體管芯。
[0060]在另一此類實施例中，插入器由兩個或多個分離單元組成。如關於圖7A和7B所描述的，底部半導體管芯設置在插入器的兩個或多個分立單元的閉合的窗口中。在具體此類實施例中，如也關於圖7A和7B所描述的，頂部半導體管芯完全蓋過底部半導體管芯。
[0061]在另一實施例中，半導體封裝包括襯底。頂部半導體管芯設置在襯底上。插入器設置在襯底和頂部半導體管芯之間並且互連至襯底和頂部半導體管芯。底部半導體管芯設置在與插入器相同的平面中並且互連至頂部半導體管芯。在一個此類實施例中，如關於圖8A和SB所描述的，底部半導體管芯毗鄰插入器設置，但不在插入器中。在具體此類實施例中，如也關於圖8A和SB所描述的，頂部半導體管芯近部分地蓋過底部半導體管芯。[0062]再次參照以上多種管芯對，在實施例中，底部半導體管芯不具有矽通孔(TSV)並且不直接互連至襯底。在實施例中，底部半導體管芯的有源側面對頂部半導體管芯的有源偵牝並且遠離襯底。在另一實施例中，底部半導體管芯具有矽通孔(TSV)並且直接互連至襯底。在實施例中，底部半導體管芯的有源側背對頂部半導體管芯的有源側，並且面向襯底。
[0063]在第二示例中，圖10示出了根據本發明的實施例的用於製造具有窗口插入器的3D集成電路封裝的方法的流程圖1000。
[0064]參照圖10的過程流程1000，流程的頂部管芯1002部分包括提供以膠帶和捲軸格式1010的頂部管芯。流程的底部管芯1004部分包括提供以膠帶和捲軸格式1012的底部管芯。熱壓縮結合(TCB)然後用於在頂部管芯1014上堆疊底部管芯。流程的窗口插入器1006部分可包括提供具有窗口、並且可能具有TSV、中級互連(MLI)隆起焊盤和第一級互連(FLI)焊盤的插入器。在1016中，使具有TSV和重分布層(RDL)的插入器(諸如，矽插入器)從處理的晶片分離並且安裝在切割膠帶上。雷射器和/或水射流切割可用於提供窗口。流程的封裝襯底1008部分包括提供例如，在如1018中的託盤上的封裝襯底。在1020中，來自1016的窗口插入器(例如，通過TCB或CAM/CUF)與襯底接合。在1022中，來自1014的層疊例如，通過TCB或CAM和/或CUF與插入器/襯底組合(來自1020)接合。因此，再次參照過程流程1000，首先形成MLI。將理解，底部管芯可能或可能不具有MLI隆起焊盤。此外，窗口插入器可由多個零件組成。而且，對中可包括附加的管芯。
[0065]許多其他的選項可用於組裝和WIP管芯對與窗口插入器以供封裝。最優的選項可取決於所需的尺寸特徵(諸如用於層疊的相關管芯尺寸)懸突尺寸、過程重利用等等。
[0066]對於本文所描述的實施例中的至少一些，頂部管芯熱管理包括使用諸如，但不限於，直接附連至頂部管芯的背面的熱沉或集成散熱區(HIS)之類的特徵。本文所描述的實施例可在不需要有源管芯中的TSV的情況下實現3D IC封裝。而且，可包括矽插入器的傳統優勢。
[0067]在實施例中，執行到寬鬆的中級互連(MLI)間距的第一級互連(FLI)間距變換以供更低成本的封裝和組裝技術。在實施例中，無源部件(例如，電容器、電阻器、或電感器)被設計到插入器中。在實施例中，實現有源管芯層電介質(ILD)與封裝(例如，MLI)驅動的應力的解耦。然而，在替代的實施例中，具有TSV和MLI隆起焊盤的另一有源管芯用於代替插入器。
[0068]在實施例中，用於底部管芯和窗口插入器的FLI隆起焊盤間距是不同的，例如，更精細的間距用於底部管芯/頂部管芯FLI (例如，大約40微米間距)以實現高帶寬，並且寬鬆的間距用於窗口插入器/頂部管芯FLI(例如，大於90微米間距)以實現FLI的預期的更大面積。在一個此類實施例中，該方法產生在頂部管芯上的雙模隆起焊盤高度分布。然而，由於底部管芯和窗口插入器獨立地附連至對應的頂部管芯，雙模隆起焊盤高度分布可能是易管理的。在具體此類實施例中，使用用於頂部管芯或底部管芯/窗口插入器層的管芯上的焊料。在實施例中，FLI底部填充選項包括，但不限於，(a)頂部管芯上的WLUF、(b)窗口插入器和底部管芯EF-TCB、(c)銅底部填料(CUF)、或(d)MUF。
[0069]本文所描述的一個或多個實施例可實現堆疊多個高寬帶存儲器(諸如，JEDEC寬I/o存儲器)、在CPU之下的多個其他小器件(或在這個方面，任何其他邏輯管芯)。而且，在實施例中，使用娃插入器有助於減小管芯尺寸和封裝成本。在實施例中，關於娃插入器的引入，容許由於存儲器帶寬和/或由於諸如在SoC中的新特徵而具有I/O計數增長的邏輯晶片。如果邏輯管芯保持較小以實現較低成本，可能需要更高的I/o隆起焊盤密度，從而需要在封裝襯底上的更精細的隆起焊盤間距和更精細的特徵(例如，線/空間/通孔等等)，從而導致更高的封裝成本。在實施例中，通過使用矽插入器，通過實現管芯縮小和較低成本的粗略特徵襯底實現較低產品成本。
[0070]本發明的一個或多個實施例提供3D IC堆疊(諸如，低成本CPU和存儲堆疊)以滿足在低功率下的高產品性能。在實施例中，在有源管芯上無TSV的情況下實現CPU和eDREAM的堆疊並且有助於實現低成本。在實施例中，矽插入器用於管理邏輯管芯上的高I/O密度。類似地，實施例可能針對3D IC堆疊工作以增加CPU/GPU上的存儲器。在實施例中，插入器以成本有效的方式與3D IC組合併且在有源管芯中不具有TSV的情況下使用矽插入器實現有源管芯的3D堆疊。
[0071]圖11是根據本發明的實施例的計算機系統1100的示意圖。所描繪的計算機系統1100(也稱為電子系統1100)可具體化根據若干所公開的實施例中的任一個和在本公開中所陳述的它們的等價方案的具有窗口插入器的3D集成電路封裝。計算機系統1100可以為諸如上網本計算機的行動裝置。計算機系統1100可以是諸如無線智慧型電話的行動裝置。計算機系統1100可以為臺式計算機。計算機系統1100可以為手持閱讀器。
[0072]在實施例中，電子系統1100為計算機系統，該計算機系統包括用以電耦合電子系統1100的多個部件的系統總線1120。系統總線1120為單個總線或根據各個實施例的總線的任何組合。電子系統1100包括向集成電路1110供電的電壓源1130。在一些實施例中，電壓源1130通過系統總線1120將電流提供至集成電路1110。
[0073]集成電路1110電耦合至系統總線1120並且包括任何電路，或根據實施例的電路的組合。在實施例中，集成電路1110包括可以是任何類型的處理器1112。如本文所使用的，處理器1112可意指任何類型的電路，諸如，但不限於，微處理器、微控制器、圖形處理器、數位訊號處理器、或其他處理器。在實施例中，處理器1112為本文所公開的具有窗口插入器的3D集成電路封裝。在實施例中，SRAM實施例在處理器的存儲器高速緩存中找到。可包括在集成電路1110中的其他類型的電路為定製電路或專用集成電路(ASIC)，例如，在諸如蜂窩電話、智慧型電話、尋呼機、可攜式計算機、雙向無線電裝置、以及類似的電子系統之類的無線裝置中使用的通信電路1114。在實施例中，處理器1110包括諸如靜態隨機存取存儲器(SRAM)之類的管芯上存儲器1116。在實施例中，處理器1110包括諸如嵌入式動態隨機存取存儲器(eDRAM)之類的嵌入式管芯上存儲器1116。
[0074]在實施例中，集成電路1110與後來的集成電路1111互補。有用的實施例包括雙處理器1113和雙通信電路1115和雙管芯上存儲器1117(諸如SRAM)。在實施例中，雙集成電路1110包括諸如eDRAM之類的嵌入式管芯上存儲器1117。
[0075]在實施例中，電子系統1100還包括外部存儲器1140、一個或多個硬碟驅動器1144、和/或處理可移動介質646 (諸如軟盤、光碟(⑶)、數字可變盤(DVD)、快閃記憶體驅動器、以及本領域已知的其他可移動介質)的一個或多個驅動器，其中外部存儲器1140又可包括適合於特定應用的一個或多個存儲器元件(諸如以RAM形式的主存儲器1142)。外部存儲器1140還可以是諸如以根據實施例的具有窗口插入器的3D集成電路封裝的嵌入式存儲器1148。[0076]在實施例中，電子系統1100還包括顯示裝置1150、音頻輸出1160。在實施例中，電子系統1100包括輸入裝置，諸如控制器1170，該控制器1170可以為鍵盤、滑鼠、觸摸板、小鍵盤、軌跡球、遊戲控制器、話筒、語音識別裝置、或將信息輸入至電子系統1100的任何其他輸入裝置。在實施例中，輸入裝置1170為相機。在實施例中，輸入裝置1170為數字錄音機。在實施例中，輸入裝置1170為相機和數字錄音機。
[0077]如本文所示，可在諸如包括根據若干所公開的實施例和它們的等效方案中的任一個的具有窗口插入器的3D集成電路封裝、電子系統、計算機系統、製造集成電路的一個或多個方法、以及製造電子組件的一種或多種方法之類的多個不同的實施例中實現集成電路1110，該電子組件包括根據本文中在多個實施例和它們的本領域公認的等價方案中所闡述的若干所公開的實施例中的任一個的具有窗口插入器的3D集成電路封裝。可改變操作的元件、材料、幾何形狀、尺寸和順序以適合具體的I/O耦合需要，該I/O耦合需要包括根據若干所公開的具有窗口插入器的3D集成電路封裝實施例和它們的等效方案中的任何一個陣列接觸計數、用於嵌入在處理器安裝襯底中的微電子管芯的陣列接觸配置。
[0078]因此，已經公開了具有窗口插入器的3D集成電路和用於形成這種半導體封裝的方法。在實施例中，半導體封裝包括襯底。頂部半導體管芯設置在襯底上。具有窗口的插入器設置在襯底和頂部半導體管芯之間並且互連至襯底和頂部半導體管芯。底部半導體管芯設置在插入器的窗口中並且互連至頂部半導體管芯。在另一實施例中，半導體封裝包括襯底。頂部半導體管芯設置在襯底上。插入器設置在襯底和頂部半導體管芯之間並且互連至襯底和頂部半導體管芯。底部半導體管芯設置在與插入器相同的平面中並且互連至頂部半導體管芯。
【權利要求】
1.一種半導體封裝，包括: 襯底； 頂部半導體管芯，所述頂部半導體管芯設置在襯底上； 具有窗口的插入器，所述插入器設置在襯底和頂部半導體管芯之間並且互連至襯底和頂部半導體管芯；以及 底部半導體管芯，所述底部半導體管芯設置在插入器的窗口中，並且互連至所述頂部半導體管芯。
2.如權利要求1所述的半導體封裝，其特徵在於，所述底部半導體管芯不包括矽通孔(TSV)並且不直接互連至所述襯底。
3.如權利要求1所述的半導體封裝，其特徵在於，所述底部半導體管芯的有源側面對所述頂部半導體管芯的有源側，並且背對所述襯底。
4.如權利要求1所述的半導體封裝，其特徵在於，所述底部半導體管芯包括矽通孔(TSV)並且直接互連至所述襯底。
5.如權利要求1所述的半導體封裝，其特徵在於，所述底部半導體管芯的有源側背對所述頂部半導體管芯的有源側，並且面向所述襯底。
6.如權利要求1所述的半導體封裝，其特徵在於，所述底部半導體管芯設置在所述插入器的閉合的窗口中。
7.如權利要求6所述的半導體封裝，其特徵在於，所述頂部半導體管芯完全蓋過所述底部半導體管芯。
8.如權利要求6所述的半導體封裝，其特徵在於，進一步包括一個或多個附加的底部半導體管芯，所述一個或多個附加的底部半導體管芯設置在所述插入器的一個或多個附加的閉合的窗口中。
9.如權利要求8所述的半導體封裝，其特徵在於，所述頂部半導體管芯完全蓋過所述底部半導體管芯以及所述一個或多個附加的底部半導體管芯。
10.如權利要求1所述的半導體封裝，其特徵在於，所述底部半導體管芯設置在所述插入器的打開的窗口中。
11.如權利要求10所述的半導體封裝，其特徵在於，所述頂部半導體管芯僅部分地蓋過所述底部半導體管芯。
12.如權利要求1所述的半導體封裝，其特徵在於，進一步包括一個或多個附加的頂部半導體管芯，所述一個或多個附加的頂部半導體管芯在與所述頂部半導體管芯相同的平面中設置在所述襯底上並且互連至所述插入器。
13.如權利要求12所述的半導體封裝，其特徵在於，所述頂部半導體管芯完全蓋過所述底部半導體管芯。
14.如權利要求1所述的半導體封裝，其特徵在於，所述插入器包括兩個或多個分立單元，並且其中所述底部半導體管芯設置在所述插入器的兩個或多個分立單元的閉合的窗口中。
15.如權利要求14所述的半導體封裝，其特徵在於，所述頂部半導體管芯完全蓋過所述底部半導體管芯。
16.一種半導體封裝，包括:襯底； 頂部半導體管芯，所述頂部半導體管芯設置在襯底上； 插入器，所述插入器設置在襯底和頂部半導體管芯之間並且互連至襯底和頂部半導體管芯；以及 底部半導體管芯，所述底部半導體管芯設置在與插入器相同的平面中，並且互連至所述頂部半導體管芯。
17.如權利要求16所述的半導體封裝，其特徵在於，所述底部半導體管芯毗鄰所述插入器設置，並且不在所述插入器中。
18.如權利要求16所述的半導體封裝，其特徵在於，所述頂部半導體管芯僅部分地蓋過所述底部半導體管芯。
19.如權利要求16所述的半導體封裝，其特徵在於，所述底部半導體管芯不包括矽通孔(TSV)並且不直接互連至所述襯底。
20.如權利要求16所述的半導體封裝，其特徵在於，所述底部半導體管芯的有源側面對所述頂部半導體管芯的有源側，並且背對所述襯底。
21.如權利要求16所述的半導體封裝，其特徵在於，所述底部半導體管芯包括矽通孔(TSV)並且直接互連至所述襯底。
22.如權利要求16所述的半導體封裝，其特徵在於，所述底部半導體管芯的有源側背對所述頂部半導體管芯的有源側，並且面向所述襯底。
23.一種半導體管芯對，包括: 頂部半導體管芯； 插入器，所述插入器設置在頂部半導體管芯下並且互連至頂部半導體管芯；以及 底部半導體管芯，所述底部半導體管芯設置在與插入器相同的平面中，並且互連至所述頂部半導體管芯。
24.如權利要求23所述的半導體管芯對，其特徵在於，所述底部半導體管芯設置在所述插入器的閉合的窗口中。
25.如權利要求24所述的半導體管芯對，其特徵在於，進一步包括一個或多個附加的底部半導體管芯，所述一個或多個附加的底部半導體管芯設置在所述插入器的一個或多個附加的閉合的窗口中。
26.如權利要求23所述的半導體管芯對，其特徵在於，所述底部半導體管芯設置在所述插入器的打開的窗口中。
27.如權利要求23所述的半導體管芯對，其特徵在於，進一步包括一個或多個附加的頂部半導體管芯，所述一個或多個附加的頂部半導體管芯設置在與所述頂部半導體管芯相同的平面中並且互連至所述插入器。
28.如權利要求23所述的半導體管芯對，其特徵在於，所述插入器包括兩個或多個分立單元，並且其中所述底部半導體管芯設置在所述插入器的兩個或多個分立單元的閉合的窗口中。
29.如權利要求23所述的半導體管芯對，其特徵在於，所述底部半導體管芯毗鄰所述插入器設置，但不在所述插入器中。
30.如權利要求23所述的半導體管芯對，其特徵在於，所述底部半導體管芯不包括矽通孔(TSV)，並且其中 所述底部半導體管芯的有源側面對所述頂部半導體管芯的有源側。
【文檔編號】H01L23/12GK104011851SQ201180075817
【公開日】2014年8月27日 申請日期:2011年12月22日 優先權日:2011年12月22日
【發明者】D·馬利克, R·S·維斯瓦納斯, S·斯裡尼瓦桑, M·T·博爾, A·W·耶歐, S·阿格拉哈拉姆 申請人:英特爾公司