GOA驅動電路及液晶顯示裝置的製作方法

2023-05-20 19:05:11

本發明涉及液晶顯示領域，特別是涉及一種GOA驅動電路及液晶顯示裝置。

背景技術：

Gate Driver On Array，簡稱GOA，也就是利用現有薄膜電晶體液晶顯示器陣列製程將柵極行掃描驅動信號電路製作在陣列基板上，實現對像素結構逐行掃描的驅動方式的一項技術。

隨著技術的發展，窄邊框是一種必然趨勢。現有技術中，GOA驅動電路使用薄膜電晶體的數量較多，如何在不影響功能的情況下減薄膜電晶體的數量是一個技術難題。

因此，現有技術存在缺陷，急需改進。

技術實現要素：

本發明的目的在於提供一種改進的GOA驅動電路及液晶顯示裝置。

為解決上述問題，本發明提供的技術方案如下：

本發明提供一種GOA驅動電路，其特徵在於，該GOA驅動電路包括多個級聯的GOA單元，按照第N級GOA單元輸出柵極驅動信號給顯示區域第N級水平掃描線Gn，該第N級GOA單元包括上拉模塊、上拉控制模塊、下拉維持模塊、下傳模塊以及自舉電容模塊；所述上拉模塊、下拉維持模塊以及自舉電容模塊均分別與第N級柵極信號點Qn以及第N級水平掃描線Gn電連接，所述上拉控制模塊以及下傳模塊與第N級柵極信號點Qn連接；

所述下拉維持模塊包括第一薄膜電晶體、第二薄膜電晶體、第三薄膜電晶體、第四薄膜電晶體、第五薄膜電晶體、第七薄膜電晶體、第八薄膜電晶體、第十薄膜電晶體、第十六薄膜電晶體以及第十七薄膜電晶體；所述第一薄膜電晶體的柵極與漏極以及第二薄膜電晶體的漏極連接並接入第N級低頻時鐘信號LCn，所述第一薄膜電晶體的源極、第二薄膜電晶體的柵極以及第四薄膜電晶體的漏極連接，所述第二薄膜電晶體的源極、第三薄膜電晶體的漏極、第五薄膜電晶體的柵極以及第七薄膜電晶體的柵極連接於第N級公共點Pn；所述第七薄膜電晶體的漏極以及第八薄膜電晶體的漏極與第N級柵極信號點Qn連接，所述第五薄膜電晶體的漏極以及所述第十薄膜電晶體的漏極與所述第N級水平掃描線連接；所述第三薄膜電晶體、第四薄膜電晶體、第五薄膜電晶體、第七薄膜電晶體、第八薄膜電晶體以及第十薄膜電晶體的源極與基準低電壓源連接以接入基準低電壓；

所述第十六薄膜電晶體的漏極與所述第N級公共節點Pn連接，所述第十六薄膜電晶體的柵極與基準低壓源連接以接入基準低電壓，所述第十六薄膜電晶體的柵極與第N+1級柵極信號點Qn+1連接；

所述第十七薄膜電晶體的漏極與第一薄膜電晶體的源極以及第二薄膜電晶體的柵極連接，所述第十七薄膜電晶體的柵極與基準低壓源連接以接入基準低電壓，所述第十七六薄膜電晶體的柵極與第N+1級柵極信號點Qn+1連接；

所述第八薄膜電晶體以及第十薄膜電晶體的柵極連接並與第N+1級公共節點Pn+1連接，所述第N級GOA單元接入的第N級低頻時鐘信號LCn與第N+1級GOA單元接入的第N+1級低頻時鐘信號LCn+1的頻率相同且相位相反。

優選地，所述下拉維持模塊還包括第六薄膜電晶體以及第九薄膜電晶體，所述下傳模塊包括第十一薄膜電晶體，所述第六薄膜電晶體以及所述第九薄膜電晶體的漏極分別與所述第十一薄膜電晶體的源極連接，所述第六薄膜電晶體的柵極與所述第N級公共節點Pn連接，所述第九薄膜電晶體的柵極與第N+1級公共節點Pn+1連接，所述第十一薄膜電晶體的漏極接入第一高頻時鐘信號，所述第十一薄膜電晶體的柵極與第N級柵極信號點Qn連接。

優選地，其特徵在於，所述上拉控制模塊包括第十三薄膜電晶體、第十四薄膜電晶體以及第十五薄膜電晶體，所述第十三薄膜電晶體的柵極與所述第十四薄膜電晶體的柵極連接並接入第二高頻時鐘信號XCK，第十三薄膜電晶體的源極、第十四薄膜電晶體的漏極以及第十五薄膜電晶體的漏極連接，第十五薄膜電晶體的源極與所述第五薄膜電晶體的漏極以及第九薄膜電晶體的漏極連接；第十四薄膜電晶體的源極與第N級柵極信號點Qn連接。

優選地，所述基準低電壓包括第一基準低電壓VSS1以及第二基準低電壓VSS2；

所述第三薄膜電晶體的源極以及第十六薄膜電晶體的源極接入所述第二基準低電壓VSS1，所述第七薄膜電晶體、第六薄膜電晶體、第五薄膜電晶體、第八薄膜電晶體、第九薄膜電晶體以及第十薄膜電晶體的源極接入所述第一基準低電壓，所述第二基準低電壓的電壓值小於所述第一基準低電壓的電壓值。

優選地，所述上拉模塊包括第十二薄膜電晶體，所述第十二薄膜電晶體的漏極接入第一高電平信號，所述第十二薄膜電晶體的源極與所述第N級水平掃描線連接，所述第十二薄膜電晶體的柵極與所述第N級柵極信號點連接。

優選地，所述第一高頻時鐘信號與所述第二高頻時鐘信號頻率相同且相位相反。

優選地，所述第一高頻時鐘信號以及第二高頻時鐘信號分別通過第一公共金屬線以及第二公共金屬線接入。

優選地，所述自舉電容模塊包括自舉電容，所述自舉電容的一端與所述第N級柵極信號點Qn連接，所述自舉電容的另一端與所述第N級水平掃描線Gn連接。

優選地，所述第N級低頻時鐘信號Ln通過第三公共金屬線接入。

本發明還提供一種液晶顯示裝置，包括上述9任一項所述的GOA驅動電路。

本發明提供的GOA驅動電路通過第N級GOA單元的下拉維持模塊共享第N+1級GOA單元的下拉維持模塊的第N+1級公共節點Pn+1，從而使得每一下拉維持模塊僅需一組共四個薄膜電晶體就可以實現對於第五薄膜電晶體和第七薄膜電晶體與第八薄膜電晶體與第十薄膜電晶體之間的分時使用，以避免由於第五薄膜電晶體和第七薄膜電晶體與第八薄膜電晶體與第十薄膜電晶體一直使用導致薄膜電晶體失效，具有減少薄膜電晶體數量的有益效果。

附圖說明

圖1是本發明一優選實施例中的GOA驅動電路的原理框圖。

圖2是本發明圖1所示實施例中的第N級GOA單元的電路原理圖。

具體實施方式

以下各實施例的說明是參考附加的圖式，用以例示本發明可用以實施的特定實施例。本發明所提到的方向用語，例如「上」、「下」、「前」、「後」、「左」、「右」、「內」、「外」、「側面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本發明，而非用以限制本發明。

在圖中，結構相似的模塊是以相同標號表示。

請參照圖1，該GOA驅動電路，該GOA驅動電路包括多個級聯的GOA單元，按照第N級GOA單元輸出柵極驅動信號給顯示區域第N級水平掃描線Gn，該第N級GOA單元包括上拉控制模塊101、上拉模塊102、下拉維持模塊103、下傳模塊105以及自舉電容模塊104。上拉模塊102、下拉維持模塊103以及自舉電容模塊104均分別與第N級柵極信號點Qn以及第N級水平掃描線Gn電連接，所述上拉控制模塊101以及下傳模塊105與第N級柵極信號點Qn連接。該下拉維持模塊103還與該下傳模塊105連接。

具體地，同時參照圖2，該上拉模塊102包括第十二薄膜電晶體T12，該第十二薄膜電晶體T12的柵極與該第N級柵極信號點Qn連接，該第十二薄膜電晶體T12的源極與該第N級水平掃描線Gn連接。該上拉模塊102用於將第一高頻時鐘信號CK輸出為柵極掃描信號給該第N級水平掃描線Gn。

該下傳模塊104包括第十一薄膜電晶體T11，該第十一薄膜電晶體T11的柵極與該第N級柵極信號點Qn連接，該第十一薄膜電晶體T11的漏極接入第一高頻時鐘信號CK，該第十一薄膜電晶體T11的源極輸出第N級下傳信號STn。

該上拉控制模塊101包括第十三薄膜電晶體T13、第十四薄膜電晶體T14以及第十五薄膜電晶體T15。第十三薄膜電晶體T13的柵極與第十四薄膜電晶體T14的柵極連接並接入第二高頻時鐘信號XCK，該第二高頻時鐘信號XCK與該第一高頻時鐘信號CK頻率相同，相位相反。第十三薄膜電晶體T13的源極、第十四薄膜電晶體T14的漏極以及第十五薄膜電晶體T15的漏極連接，第十五薄膜電晶體T15的源極與下拉維持模塊103連接，該第十四薄膜電晶體的源極與第N級柵極信號點Qn連接。當該第N級GOA單元為第1級GOA單元時，該第十三薄膜電晶體T13的漏極接入開啟信號STV，當該第N級GOA單元為第1級GOA單元時，該第十三薄膜電晶體T13的漏極接入第N-1級GOA單元的下傳模塊104輸出的下傳信號。

該自舉電容模塊105包括自舉電容Cb，該自舉電容Cb的一端與該第N級柵極信號點連接，該自舉電容Cb的另一端與第N級水平掃描線Gn連接。

該下拉維持模塊103包括第一薄膜電晶體T1、第二薄膜電晶體T2、第三薄膜電晶體T3、第四薄膜電晶體T4、第五薄膜電晶體T5、第六薄膜電晶體T6、第七薄膜電晶體T7、第八薄膜電晶體T8、第九薄膜電晶體T9、第十薄膜電晶體T10、第十六薄膜電晶體T16以及第十七薄膜電晶體T17。

該第一薄膜電晶體T1的柵極與漏極以及第二薄膜電晶體T2的漏極連接並接入第N級低頻時鐘信號LCn。第一薄膜電晶體T1的源極、第二薄膜電晶體T2的柵極以及第四薄膜電晶體T4的漏極連接，所述第二薄膜電晶體T2的源極、第三薄膜電晶體T3的漏極、第五薄膜電晶體T5的柵極、第六薄膜電晶體T6的柵極以及第七薄膜電晶體T7的柵極連接於第N級公共點Pn。

第七薄膜電晶體T7的漏極以及第八薄膜電晶體T8的漏極與第N級柵極信號點Qn連接，均用於在該行掃描結束後，拉低該柵極信號點Qn的電壓。

第五薄膜電晶體T5的漏極以及第十薄膜電晶體T10的漏極與第N級水平掃描線Gn連接；均用於在該行掃描結束後，拉低該第N級水平掃描線的電壓。該第五薄膜電晶體T5的漏極以及第十薄膜電晶體T10的漏極該與該第十五薄膜電晶體T15的源極連接，以拉低該第十五薄膜電晶體T15源極的電壓。從而避免該上拉控制模塊101向第N級柵極信號Qn點漏電。

該第六薄膜電晶體T6以及該第九薄膜電晶體T9的漏極均與該第十一薄膜電晶體T11的源極連接，用於在掃描結束後拉低下傳模塊105的輸出電壓。

第三薄膜電晶體T3、第四薄膜電晶體T4、第五薄膜電晶體T5、第六薄膜電晶體T6、第七薄膜電晶體T7、第八薄膜電晶體T8第九薄膜電晶體T9以及第十薄膜電晶體T10的源極與基準低電壓源連接以接入基準低電壓。具體地，該基準低電壓包括第一基準低電壓VSS1以及第二基準低電壓VSS2。第三薄膜電晶體T3的源極以及第十六薄膜電晶體T16的源極接入第二基準低電壓VSS1。第七薄膜電晶體T7、第六薄膜電晶體T6、第五薄膜電晶體T5、第八薄膜電晶體T8、第九薄膜電晶體T9以及第十薄膜電晶體T10的源極接入所述第一基準低電壓VSS1，所述第二基準低電壓VSS2的電壓值小於所述第一基準低電壓VSS1的電壓值。

第十七薄膜電晶體T17的漏極與第一薄膜電晶體T1的源極以及第二薄膜電晶體T2的柵極連接，所述第十七薄膜電晶體T17的柵極與基準低壓源連接以接入基準低電壓，所述第十七六薄膜電晶體T17的柵極與第N+1級柵極信號點Qn+1連接。

該第十六薄膜電晶體T16用於在掃描第N+1行時，強行拉低該第N級公共節點Pn的電壓。

該第十七薄膜電晶體T17用於在掃描第N+1行時，強行拉低第一薄膜電晶體T1的源極與第二薄膜電晶體T2的柵極的連接點的電位壓。

第八薄膜電晶體T8、第九薄膜電晶體T9以及第十薄膜電晶體T10的柵極連接並與第N+1級公共節點Pn+1連接。從而使得相鄰兩個GOA單元的下拉維持模塊可以共享公共節點P的電位，可以減少薄膜電晶體的數量。並且，由於第N級GOA單元接入的第N級低頻時鐘信號LCn與第N+1級GOA單元接入的第N+1級低頻時鐘信號LCn+1的頻率相同且相位相反，使得相鄰兩個GOA單元的下拉維持模塊103的部分薄膜電晶體可以交替工作，從而避免由於長時間使用而失效。

本發明提供的GOA驅動電路通過第N級GOA單元的下拉維持模塊共享第N+1級GOA單元的下拉維持模塊的第N+1級公共節點Pn+1，從而使得每一下拉維持模塊僅需一組共四個薄膜電晶體就可以實現對於第五薄膜電晶體和第七薄膜電晶體與第八薄膜電晶體與第十薄膜電晶體之間的分時使用，以避免由於第五薄膜電晶體和第七薄膜電晶體與第八薄膜電晶體與第十薄膜電晶體一直使用導致薄膜電晶體失效，具有減少薄膜電晶體數量的有益效果。

綜上所述，雖然本發明已以優選實施例揭露如上，但上述優選實施例並非用以限制本發明，本領域的普通技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與潤飾，因此本發明的保護範圍以權利要求界定的範圍為準。