一種新型Zener基準電路的製作方法

2023-04-28 23:51:19 1

一種新型zener基準電路
技術領域
1.本發明涉及模擬集成電路技術領域，具體涉及一種新型zener基準電路。


背景技術：

2.基準電壓源在電路中提供電壓基準，在模擬集成電路中極其重要。作為應用於模數轉換器(adc)、數模轉換器(dac)、低壓差線性穩壓器(ldo)和通信電路等電路中的核心模塊，基準電壓源的性能影響了諸多模塊的性能和精度，其關鍵性毋庸置疑。
3.在常見的基準源中，帶隙(bandgap)基準源是主流的基準源。bjt管的基極-發射極壓降是負溫度係數的電壓，而當兩個bjt管的電流成固定比例時，這兩個bjt管的基極-發射極壓降之差便是正溫度係數的電壓。此時運用這兩個雙極結型電晶體(bjt)，按比例形成相互補償的正負溫度係數電壓，得到零溫度係數的基準電壓。
4.齊納基準源設計也是基準源設計的一個重要分支，相比於帶隙基準源，齊納基準源具有更好的長期穩定性、耐用性，在應用於有此類要求的領域更具實用價值。齊納二極體又稱為穩壓二極體，該器件在達到臨界反向擊穿電壓前具有很高電阻，而在達到擊穿電壓之後產生穩定的基準電壓，它的長期穩定性具有顯著優勢。通常，齊納擊穿電壓具有正溫度係數，需利用bjt管的v
be
的負溫度係數進行補償，從而實現零溫度係數的基準電壓。
5.現有的zener基準源設計方案如圖1所示，bjt管q2的基極-射極電壓v
be2
為負溫度係數電壓，而zener管z1的擊穿電壓具有正溫度係數。其中i1、i2、i3為電流源，v
dd
為電源電壓，通過設計電阻r1、r2的阻值，利用bjt管q2的v
eb2
的負溫度係數和zener管z1擊穿電壓的正溫度係數相加，從而實現接近零溫度係數的基準輸出電壓v
out
。
6.該電路的輸出電壓v
out
無論是上拉或是下拉均具有很強的驅動能力。
7.現有方案的缺點：
8.(1)該方案負載調製(load regulation)性能較差，當有大電流從外部負載流入v
out
節點時，部分電流經過二極體d3進入bjt管q3所在支路，進而明顯影響電路工作狀態，最終影響基準電壓v
out
的精度。
9.(2)難以實現較小的基準電壓v
out
。例如，如果想實現5v基準電壓v
out
，那麼zener管z1將無法正常工作。這是因為zener管z1及電流源i2由v
out
供電(見圖1)，這裡供電電壓v
out
為5v電壓，而zener管正常壓降為5.6v，大於其供電電壓。
10.(3)該方案僅能實現series mode工作模式，而不能實現shunt mode工作模式，應用範圍相對較窄。series mode和shunt mode的概念如圖2(a)和圖2(b)所示。經典的帶隙基準電路為series mode工作模式。相比之下，shunt mode工作模式則不同。在shunt mode模式下基準電路作為兩埠器件工作，其上方埠(即在series mode模式下的v
dd
埠)懸空，如圖2(b)所示。該模式通過在v
out
埠處連接一個電阻到電源電壓，從而產生所需的基準電壓v
out
。
11.(4)正溫度係數的齊納擊穿電壓和負溫度係數的v
be2
很難精確匹配(見圖1)，因此這個現有方案難以實現零溫度係數基準電壓，並且它對於基準電壓v
out
的溫度係數沒有精
準的校正方法。


技術實現要素：

12.本發明的技術關鍵點是提出了一種可大幅改進負載調製性能的zener基準電路，通過額外的pmos管m3漏極接地，將從外部流入的大負載電流導入地中，從而減少對電路工作狀態的影響。這個創新點不同於現有方案，在現有方案中，大電流通過二極體d3進入電路內部，極大程度地影響了電路的工作狀態。相比之下，本發明的改進結構解決了該問題，實現了負載調製性能的大幅度提升。
13.本發明的另一個技術關鍵點是增加了shunt mode功能，從而使zener基準既有series mode功能又有shunt mode功能可供選擇。所提出的shunt mode功能的啟動電路保證了zener基準在上電時可順利啟動。相比之下，現有方案僅能實現series mode功能，而不能實現shunt mode功能。本發明同時實現了series mode和shunt mode功能，應用場景比現有方案更加廣泛，且本發明在兩種工作模式下性能均有很好的表現。
14.縮略語和關鍵術語定義：
15.(1)zener：齊納二極體，二極體的一種類型，p型半導體和n型半導體融合在一起形成pn結，在pn結周圍，形成具有反相離子的耗盡層。
16.(2)bjt(bipolar junction transistor)：雙極結型電晶體，是通過一定的工藝將兩個pn結結合在一起的器件，有pnp和npn兩種組合結構。
17.(3)mos(metal-oxide-semiconductor)：金屬-氧化物-半導體場效應電晶體，一種可以廣泛使用在模擬電路與數字電路的場效應電晶體。
18.(4)vdd(power supply voltage)：供電電壓，晶片的工作電壓。
19.(5)gnd(ground voltage)：地電壓，晶片的地電壓。
20.(6)adc(analog-to-digital converter)：模數轉換器，將模擬信號轉換成數位訊號的電路。
21.(7)ldo(low dropout regulator)：低壓差線性穩壓器，一種線性穩壓器，使用在其飽和區域內運行的電晶體，從應用的輸入電壓中減去超額的電壓，產生經過調節的輸出電壓。
22.(8)shunt mode：旁路模式，基準電壓源的旁路模式。
23.(9)series mode：串行模式，基準電壓源的串行模式。
24.(10)load regulation：負載調製，由於負載的變動而使基準電壓的絕對值發生改變，負載調製越小越好。
25.本發明提供一種新型zener基準電路，包括與供電電壓相連的第一pmos管、第二pmos管、第一三極體、第二三極體，與第一pmos管g極、d極相連的第一電流源，與第一三極體基極相連的第三pmos管、第四pmos管、電容，與第二pmos管發射極相連的第三三極體、第五三極體、第一電阻，與第三三極體發射極相連的第四三極體，與第一電阻相連的第二電阻，與第二電阻相連的第三電阻、可變電阻，與第四pmos管s極相連的第五pmos管，與電容相連的第六電阻，與第五三極體發射極相連的δv
be
單元，與第五pmos管g基、第六電阻、δv
be
單元相連的運算放大器，與運算放大器正向輸入端相連的第四電阻、第五電阻，與第三電阻、第四電阻、第五電阻、可變電阻、第五pmos管s極相連的齊納二極體和與齊納二極體相連的
第二電流源；第一pmos管g極與第二pmos管g極相連，第一三極體集電極與第二三極體集電極相連，第一三極體發射極與第二三極體基極相連，第三三極體發射極與第四三極體基極、集電極相連，第四三極體發射極與第三pmos管s極相連，第三pmos管d極接地，第四pmos管s極與第五pmos管d極相連，運算放大器輸出端與第五pmos管g極相連。
26.本發明所述的一種新型zener基準電路，作為優選方式，第一三極體和第二三極體組成達林頓結構。
27.本發明所述的一種新型zener基準電路，作為優選方式，供電電壓產生電路包括一個二極體。
28.本發明所述的一種新型zener基準電路，作為優選方式，包括旁路模式和串行模式。
29.本發明所述的一種新型zener基準電路，作為優選方式，旁路模式的啟動電路包括第七電阻，與第七電阻相連的bjt管和與bjt管相連的第八電阻。
30.本發明所述的一種新型zener基準電路，作為優選方式，δv
be
單元包括與供電電壓相連的第四電流源，與第四電流源相連的第一二極體串，與第一二極體串相連的第二二極體串和與第二二極體串相連的第三電流源。
31.本發明所述的一種新型zener基準電路，作為優選方式，第一二極體串與第二二極體串具有不同的尺寸。
32.本發明具有以下優點：通過在v
out
處採用達林頓bjt管q1、q2以及第三pmos管m3，實現了更好的負載調製性能。通過將第二電流源i2的電源接到v
dd
，而非接到v
out
，從而使zener基準可以產生較小的v
out
(如v
out
＝5v)。通過添加額外的shunt模塊，使zener基準可以工作在shunt mode模式下，使用戶能夠自由地選擇series mode以及shunt mode功能。通過額外的shunt mode的啟動電路，保證了zener基準在shunt mode下上電時能順利啟動。通過引入額外的δv
be
單元，解決了zener管與bjt管溫度係數不匹配的問題。
附圖說明
33.圖1為現有技術中zener基準源電路圖；
34.圖2(a)為zener基準的series工作模式示意圖；
35.圖2(b)為zener基準的shunt工作模式示意圖；
36.圖3為一種新型zener基準電路的電路圖；
37.圖4為一種新型zener基準電路shunt模式下v
dd
產生電路示意圖；
38.圖5為一種新型zener基準電路shunt模式啟動電路；
39.圖6為一種新型zener基準電路δv
be
單元電路圖。
40.附圖標記：
[0041]vdd
、供電電壓；m1、第一pmos管；m2、第二pmos管；m3、第三pmos管；m4、第四pmos管；m5、第五pmos管；q1、第一三極體；q2、第二三極體；q3、第三三極體；q4、第四三極體；q5、第五三極體；i1、第一電流源；i2、第二電流源；i3、第三電流源；i4、第四電流源；cc、電容；r1、第一電阻；r2、第二電阻；r3、第三電阻；r4、第四電阻；r5、第五電阻；r6、第六電阻；r7、第七電阻；r8、第八電阻；amp、運算放大器；z1、齊納二極體；d4、二極體。
具體實施方式
[0042]
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。
[0043]
實施例1
[0044]
如圖3所示，一種新型zerner基準電路，包括與供電電壓相連的第一pmos管m1、第二pmos管m2、第一三極體q1、第二三極體q2，與第一pmos管m1g極、d極相連的第一電流源i1，與第一三極體q1基極相連的第三pmos管m3、第四pmos管m4、電容cc，與第二pmos管m2發射極相連的第三三極體q3、第五三極體q5、第一電阻r1，與第三三極體q3發射極相連的第四三極體q4，與第一電阻r1相連的第二電阻r2，與第二電阻r2相連的第三電阻r3、可變電阻，與第四pmos管m4s極相連的第五pmos管m5，與電容cc相連的第六電阻r6，與第五三極體q3發射極相連的δv
be
單元，與第五pmos管m5g基、第六電阻r6、δv
be
單元相連的運算放大器amp，與運算放大器amp正向輸入端相連的第四電阻r4、第五電阻r5，與第三電阻r3、第四電阻r4、第五電阻r5、可變電阻、第五pmos管m5s極相連的齊納二極體z1和與齊納二極體z1相連的第二電流源i2；第一pmos管m1g極與第二pmos管m2g極相連，第一三極體q1集電極與第二三極體q2集電極相連，第一三極體q1發射極與第二三極體q2基極相連，第三三極體q3發射極與第四三極體q4基極、集電極相連，第四三極體q4發射極與第三pmos管m3s極相連，第三pmos管m3d極接地，第四pmos管m4s極與第五pmos管m5d極相連，運算放大器amp輸出端與第五pmos管m5g極相連。
[0045]
(1)為了優化負載調製性能，將圖1中的二極體d3替換為第三pmos管m3與第三二極體q3和第四二極體q4串聯的結構。當存在大電流從外部負載流入v
out
時，大電流流經第三二極體q3、第四二極體q4後流入第三pmos管m3，第三pmos管m3漏極與地相連，從而將大部分電流導入地中，從而減小了大電流負載時對zener基準內部的影響，實現了極好的負載調製(loadregulation)性能。
[0046]
(2)為了優化負載調製性能，將圖1中的第一二極體q1部分修改為第一二極體q1和第二二極體q2組成的達林頓結構。達林頓結構具有很大的電流增益，當有大電流從v
out
流出至外部負載時，達林頓管的大的電流增益可以降低第一二極體q1的基極電流，因此有效改善負載調製性能。
[0047]
(3)為了解決原電路(圖1)中電壓v
out
較小時zener管工作不正常的問題，將v
out
節點與第二電流源i2分離開(見圖3)，避免了上述問題的發生。同時，為了保證基準電壓v
out
有足夠好的psrr，第二電流源i2採用高psrr的電流產生器。
[0048]
(4)為了解決原有方案(圖1)僅能實現seriesmode模式，不能實現shuntmode模式的問題，本實施例通過新的技術同時實現了seriesmode和shuntmode兩種工作模式。
[0049]
新方案的shuntmode功能實現如圖4所示。在shuntmode模式下，由於圖2(b)中的電源節點懸空，導致圖3中的第一電流源i1、第二電流源i2和δv
be
單元等模塊無法正常工作，因此必須採用額外的電路來產生v
dd
，此電路結構如圖4所示。具體來說，在圖4中，採用了第四二極體d4產生所需的v
dd
。當第四二極體d4導通時，所產生的v
dd
比v
out
小一個二極體壓降。
[0050]
當電路運行在shuntmode模式時，由於v
dd
小於v
out
(小了一個二極體壓降)，因此圖3中的第一二極體q1、第二二極體q2處於不工作的狀態。雖然在seriesmode中第一二極體
q1、第二二極體q2是輸出負反饋環路的重要組成部分，然而在shunt mode中第一二極體q1、第二二極體q2卻無法工作。但不必擔心shunt mode缺少第一二極體q1、第二二極體q2。這是因為在shunt mode中，第一二極體q1、第二二極體q2的負反饋功能由第三pmos管m3代替了(見圖3)，因此不再需要第一二極體q1、第二二極體q2。具體來說，如果v
out
電壓意外上升，那麼v1將上升，導致v
x
上升，vy上升，v
amp
上升，v2下降。此時由於第三pmos管m3的作用，導致v
out
下降，從而實現負反饋。因此即使在shunt mode模式下，新方案也實現了輸出負反饋的鉗位功能。
[0051]
此外，第四二極體d4(見圖4)在實現了shunt mode功能的同時，它並不影響series mode的正常工作。具體來說，在series mode模式下，由於v
dd
電壓是從晶片外接入的，並且v
dd
大於輸出電壓v
out
，因此第四二極體d4關斷，第四二極體d4並不會影響series mode模式的正常工作。
[0052]
(5)為了保證shunt mode正常工作，本實施例提出了相應的啟動電路，如圖5所示。如果沒有此啟動電路，則zener基準可能工作在零電流狀態，即v
out
為0的狀態。具體來說，在shunt mode模式下，如果v
out
為0，則導致v
dd
為0(v
dd
由v
out
通過二極體產生)，導致齊納二極體z1的壓降為0，進一步導致v
out
為0(v
out
正比於齊納二極體z1壓降與bjt管壓降v
be5
之和)。這種正反饋(v
out
為0進一步促使v
out
為0)，使得zener基準無法跳出零電流狀態。本發明通過以下方式破解了這個零電流狀態：判斷zener基準是否處於零電流狀態，如果處於零電流狀態，則通過額外的開關斷開正反饋環路，從而促使zener基準跳出零電流狀態。如圖5所示，所提出的啟動電路由bjt管qsh、第七電阻r7、第八電阻r8組成，q
sh
的基極連接到圖3中的zener管輸出端v4。當v
out
為0時(zener基準處於零電流狀態)，bjt管q
sh
關斷(其v
be
小於等於0)，因此第七電阻r7和第八電阻r8上均沒有電流，導致輸出電壓v3為0(見圖5)。此電壓v3提供給了圖3中的第四pmos管m4的柵極，這導致第四pmos管m4關斷，從而斷開了前面所提到的正反饋環路，促使zener基準逐步跳出零電流狀態。具體來說，從晶片外流入v
out
的電流i
sh
導致v
out
逐步上升(見圖2(b))，從而導致v
dd
逐步上升，導致第一電流源i1和第二電流源i2開始工作(見圖3)。第一電流源i1的電流鏡像到電流鏡m2上，此時由於第四pmos管m4已經關斷，因此第二pmos管m2的漏極電壓v2逐步上升，導致第三pmos管m3關斷，因此從晶片外流入v
out
的電流i
sh
不會通過第三pmos管m3流入gnd。相反，i
sh
會在v
out
處積累電荷，導致v
out
持續上升，從而使zener基準跳出零電流狀態。
[0053]
當zener基準跳出零電流狀態後，v
out
恢復為正常的基準電壓。此時，圖5中的bjt管q
sh
開啟，使第七電阻r7和第八電阻r8上有電流流過，從而使輸出電壓v3為高電平。這使得圖3中的開關第四pmos管m4導通，因此整個zener基準進入正常工作狀態。
[0054]
(6)為了解決zener管與bjt管溫度係數不匹配的問題，本實施例引入了δv
be
單元，如圖6所示。此電路通過產生額外的δv
be
電壓，解決了圖3中齊納二極體z1與bjt管v
be5
溫度係數不匹配的問題，使zener基準擁有零溫度係數的基準電壓v
out
。
[0055]
在圖6中，第三電流源i3、第四電流源i4分別為左、右兩側的二極體串(二極體接法的pnp管串)提供偏置電流。左側的三行二極體與右側的三行二極體尺寸不同，因此在v
x
與vy之間實現了δv
be
電壓。通過對右側二極體尺寸進行編程(用trim信號控制)，可調整δv
be
的溫度係數。
[0056]
以上所述，僅為本發明較佳的具體實施方式，但本發明的保護範圍並不局限於此，
任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，根據本發明的技術方案及其發明構思加以等同替換或改變，都應涵蓋在本發明的保護範圍之內。