具有克服開關損耗的電路結構的數模轉換器的製作方法

2023-04-29 07:33:31

專利名稱：具有克服開關損耗的電路結構的數模轉換器的製作方法
技術領域：
本發明涉及提供改進的線性、小的總開關面積以及比常規電壓式數模轉換器 (DAC)對寄生電阻更不敏感的數模轉換器。更具體地，本發明涉及對DAC中的每個獨立開關 的電阻器設有單獨的施加(force)和感測(sense)開關的數模轉換器。
背景技術：
集成的電壓式數模轉換器包括電阻器和開關網。該網的一個節點是輸出電壓， 另兩個節點是參考電壓。模擬輸出電壓是由數字輸入碼確定的位於兩個參考電壓之間某 處的電壓。用於高精度電壓式數模轉換器的常用設計包括二進位加權R2R構架結構和包 括等加權分段的分段式構架結構，或是介於等分段式構架結構和R2R構架結構之間的混 合型。這些構結構在拉澤維(Razavi)著的 「Principles of Data Conversion System Design'^ffiley-IEEE Press, 1994)中有所論述。儘管這些設計在結構上有差異，但每個設 計都提供了多個可開關的單元，其基於輸入到DAC的數字碼而被激勵。被激勵的單元對在 DAC輸出處產生的模擬電壓有作用。每個單元的作用至少部分地基於單元自身的電阻和在 單元和輸出端之間延伸的任何耦合電阻而被確定。在集成電路中，電阻器常常用精密薄膜工藝製造，而開關通常是CMOS電晶體。通 常是電阻器的阻值和大小都很相似，而CMOS電晶體則以某一比例增減(scale)以減少其對 DAC的積分非線性(INL)誤差的作用。然而，因為有幾個原因，CMOS電晶體仍然不理想。特 別是，它們有與其相關的某一非線性電阻。在該電阻兩端的電壓降對INL誤差有作用。另 外，與這些CMOS開關相關的電阻根據它們的操作電壓而改變，因為它們是針對兩個不同參 考電壓的開關，所以，能夠理性地期待它們在不同的開關設置下有不同的電阻。儘管做了一 些努力來使這些開關電阻相等以使INL誤差源最小化，一般來說，由於方法本身的精度原 因，而保持有一定的殘留誤差。特別是在高溫下，CMOS電晶體還有到其背柵(backgate)的 洩漏電流，這能夠提供另一 INL誤差源。對更高精度、更高電壓的DAC (例如可在超過5V電壓下運行的16位DAC)，與CMOS 電晶體相關聯的問題成為更重要的設計考慮。CMOS開關的誤差作用比允許的最大誤差大。 儘管與同一區域的較小的CMOS開關相比，更大的CMOS電晶體能經受更大的電壓，但它們提 供了更高的電阻，這增加了在它們兩端的電壓降和INL作用。開關的電壓越高，洩漏也就越多 ο傳統上，為了提供很精確的電壓式DAC，電路設計人員使用大的CMOS開關。較大的 開關一般有較小的開關電阻，這減小了相關的INL誤差。但是，使用大開關有諸如以下的後 果需要更大的矽晶片(die)面積、在高溫下增加的寄生電容和增加的洩漏電流(另一 INL 誤差源)、新數字碼載入DAC時增加的過渡電流和由DAC電阻器之間不同長度的互連而導致 的布局/布線問題。而且，大的開關需要更多的矽面積、增加的成本，並且更大的物理面積 使得更難以微型化。因此，在本領域有避免在電壓式DAC中使用大的開關的需要。


圖1-4是示出了根據本發明的各個實施例的數模轉換器的電路圖。
具體實施例方式本發明的多個實施例提供了數模轉換器，包括一對運算放大器，每個運算放大器 有與相應的高或低參考電壓耦合(耦接)的第一輸入。DAC包括多個開關控制的單元，每個 單元包括電阻器和兩個施加/感測開關對。在每個單元內，四個開關都與電阻耦合。第一 施加開關與第一運算放大器的輸出耦合，相關聯的感測開關與第一運算放大器的反相輸入 耦合。第二施加開關與第二運算放大器的輸出耦合，相關聯的感測開關與第二運算放大器 的反相輸入耦合。因此，施加開關提供了選擇性導電通路以允許任一運算放大器驅動給定 單元。當運算放大器驅動特定單元時，感測開關產生到驅動運算放大器的反饋通路，這允許 運算放大器在電壓下驅動單元，該電壓克服了由關聯的施加開關引起的任何電壓損耗。下面的論述說明了電壓式DAC中使用的開關控制單元的各種結構。本發明的原理 在多種DAC結構中得以應用，包括二進位加權R2R結構、等加權分段式結構或混合R2R和分 段式結構原理的混合結構。在整個論述中，對每個電路中的電晶體開關的「電阻」進行引用 來表示這種開關的阻抗。為了簡化本論述內容，電晶體開關用表示開關的電阻值的標號來 引用。因此，具有例如"Rps」的相同符號的兩個開關應理解為具有相同的電阻。具有相關符 號的兩個或多個開關應理解為如所示具有相互關聯的電阻(例如「Rps」 「2*RPS」 「4*RPS」將 分別表示具有基準電阻、具有基準電阻的兩倍和具有基準電阻的四倍的開關)。當其中所述的諸如DAC的電路製成集成電路時，通常是試圖匹配集成電路晶片上 的電晶體的大小。電晶體大小是上面引述的諸如Rps和Rns的電晶體電阻的一個指標。為了 如其中建議地將電晶體電阻增減，方便的是，提供多個共同控制的相互串聯的電晶體以提 高整體電阻或提供多個共同控制的相互並聯的電晶體以降低整體電阻。為了減少附圖和下 文中的混亂，未示出這種串聯和/或並聯的開關連接。圖1是根據本發明的一個實施例的DAC100的電路圖。DAC100可包括一對運算放 大器(op amp) 110、120和多個開關控制的單元130. 1-130. N。參考電壓Vhi和Vuj可被供給 相應的運算放大器110和120的同相輸入。每個單元130. 1-130. N可包括兩對開關控制的 電晶體和電阻器R。對於W位寬的DAC，將有N = 2W個單元130. 1-130N。DAC100可生成具 有由輸入控制碼確定的在Vhi和Vuj之間某處的幅值的模擬電壓。因此，當被激勵時，每個單 元130. 1-130. N可以對應於最低有效位(LSB)步長的方式對在OUT終端的電壓遞增性地起 作用。圖1示出了單元130. 1-130. N的配置。如所指出的，每個單元的電阻器R與公共 輸出終端OUT耦合。每個電阻器R的頭端可以連接到該單元的四個開關電晶體中的每一 個，該電晶體標記為Rpf、Rps、Rnf和Rns。出於標記的目的，電晶體Rpf和Rnf被稱為「施加」開 關，而電晶體Rps和Rns被稱為感測開關。電晶體Rpf和Rps可被提供為PMOS電晶體，其當施 加到電晶體的柵極的控制輸入被驅動為低時導通，電晶體Rnf和Rns可被提供為NMOS器件， 其當施加到電晶體的柵極的控制輸入被驅動為高時導通。在操作中，每次電晶體對中只有 一對是導通的。施加開關Rpf和Rnf的終端可以分別耦合到第一運算放大器110和第二運算放大器120的輸出。感測開關Rps和Rns的終端可以分別耦合到第一運算放大器110和第二 運算放大器120的反相輸入。在操作中，施加到每個單元的控制信號(比如施加到單元130. 1上的信號②引起 開關開合。這樣，一個開關對(Rpf，Rps)或另一個開關對(Rnf，Rns)將響應於控制信號C1而 合上，另一個開關對將打開。合上開關對(比如Rpf和Rps)導致關聯的運算放大器110通過 導電的施加開關(Rpf)與單元的電阻器R耦合。因此，連接的放大器(運算放大器110)通 過單元130. 1對DAC的輸出電壓起作用。來自連接的放大器110或120的電流能夠流經連 接的施加開關，流經相關的單元電阻器並流到OUT端。該控制信號還合上關聯的感測開關Rps或Rns。合上的感測開關將電阻器R的頭端 連接到相關的運算放大器110或120的輸入端，其生成到運算放大器110和120的反饋迴路。考慮一個例子，其中只有信號單元130. 1的PMOS開關Rpf，Rps響應於控制信號而合 上，所有其它單元130. 2-130. N被控制為使其PMOS開關Rpf和Rps打開。在這種情況下，運 算放大器110的輸出通過單個單元130. 1的施加開關Rpf和關聯電阻器R驅動輸出端OUT。 儘管感測開關Rps合上了，但沒有電流流經該感測開關，這是因為經過該開關的唯一電通路 延伸到具有非常高的阻抗的運算放大器110的輸入端。因此，在感測開關Rps兩端沒有電壓 損耗。出現在反相輸入端的電壓即為在電阻器R的頭端處的電壓。為了平衡出現在其輸入 端的電壓，運算放大器110可生成足夠電平的輸出電壓以將在電阻器R的頭端處的電壓帶 至VHI。因此，儘管在施加開關Rpf兩端有未定的電壓損耗，但在電阻器R的頭端處的電壓仍 維持在Vhi。考慮一個例子，其中有若干個單元130. 1-130. X的PMOS開關Rpf和Rps響應於相應 的控制信號而合上(X在本例中表示被驅動為高的單元的數目)。在這種情況下，運算放大 器110的輸出通過X個單元的施加開關Rpf和關聯電阻器R驅動輸出端OUT。在這種情況 下，儘管沒有電流流經運算放大器110的反相輸入端，但電流能夠在X個單元的感測開關Rps 之間流動。因此，在這些單元的感測開關Rps兩端會有電壓損耗。這些電壓損耗在不同的單 元之間能夠變化，特別是在如果施加開關Rpf的電阻沒有很好地匹配的情況下。在這種情況下，在第一運算放大器110的反相輸入端建立的電壓表示在X個激勵 單元的電阻器R的頭端處和感測開關Rps的電阻上出現的電壓的平均值。為了平衡出現在 其輸入端的電壓，運算放大器110可生成足夠電平的輸出電壓以將該平均值帶至VHI。在分 配給被激勵的單元130. 1-130. X時，這個配置與在每個電阻器R的頭端建立在Vhi的電壓有 同等的效果。儘管在施加開關Rpf和感測開關Rps兩端的電壓降在各自的單元之間可以改 變，但該反饋配置基本上取消了這些改變。因此，這一配置提高了高解析度DAC的精度。對被控制信號C1-C1^g動為低的那些單元，會發生類似的效果。當只有一個單元 130. N被驅動合上NMOS開關Rnf和Rns時，第二運算放大器120的輸出通過單元130. N的關 聯的施加開關Rnf和關聯電阻器R驅動輸出端OUT。關聯的感測開關Rns也將合上，建立了 到第二運算放大器120的反相端的、不接受顯著的輸入電流的電通道。因此，在感測開關Rns 兩端會產生可忽略的電壓損耗。運算放大器120可生成輸出來克服在施加開關兩端的任何 電壓損耗，在關聯的電阻器R的頭端建立電壓V,如果多個單元被驅動為低，則在反相輸 入端建立表示在連接的單元電阻器R的頭端生成的電壓的平均值的電壓。為了平衡在其輸入端的電壓，第二運算放大器120可生成足夠的輸出電壓以克服在單元的施加開關Rnf兩端 的任何電壓損耗並使該平均值與Vm電壓匹配。儘管在施加開關Rnf和感測開關Rns兩端的 電壓降在各自的單元之間可以改變，但該反饋配置基本上取消了這些改變。再一次，這一配 置提高了高解析度DAC的精度。圖2是根據本發明的一個實施例的二進位加權DAC200的電路圖。DAC200可包括 一對運算放大器(op amp)210、220和多個二進位加權的單元230. 1-230. N。參考電壓Vhi和 Vlo可被供給相應的運算放大器210和220的同相輸入。每個單元可包括加權的兩對開關 控制的電晶體和電阻器R。在圖2的配置中，W位寬的DAC將有N = W個單元。DAC200可 生成具有由輸入控制碼確定的在Vhi和Vuj之間某處的幅值的模擬電壓。因此，當被激勵時， 每個單元可以與其二進位加權成反比的方式對在OUT終端的電壓遞增性地起作用。圖2示出了單元230. 1-230. N的配置。如圖所示，每個單元230. 1-230. N的電晶體 和電阻器以依據其相應的電阻值(電阻，resistance)的方式進行標記。對電阻器而言，第 一單元230. 1具有以基準電阻R提供的電阻器，其它單元230. 2-230. N的電阻器根據二進 制的指數遞增2 * R，4 * R，8 * R等直至最終的單元230. N的電阻* R0 DAC還可包 括終端電阻器240，其電阻值等於對應於最低有效位的終端單元230. N的權重。在圖2中， 終端電阻器被示為與其自身的固定開關(切換)到第二運算放大器的NMOS施加和感測開 關耦合。每個單元230. 1-230. N的電阻器與公共輸出終端OUT耦合。每個單元230. 1-230. N可包括也具有根據二進位的指數遞增的電阻值的第一對PMOS電晶體和第二對NMOS晶體 管。來自每個單元230. 1-230. N的PMOS施加開關Rpf，2*Rpf，. . . , * Rpf可以連接到第 一運算放大器210的輸出，來自每個單元230. 1-230. N的NMOS施加開關Rnf，2*Rnf，. . .，
* Rnf可以連接到第二運算放大器220的輸出。來自每個單元230. 1-230. N的PMOS感測 開關Rps，2*RPS，...,2^女Rps可以連接到第一運算放大器210的反相輸入，來自每個單元 230. 1-230. N的NMOS感測開關Rns，2*Rns，... , * Rns可以連接到第二運算放大器220的 反相輸入。每個單元230. 1-230. N的施加開關和感測開關可由相應的控制信號C1-Cn控制。在操作中，施加到每個單元的控制信號(比如施加到單元230. 1上的信號C1)引 起開關開合。這樣，一個開關對(Rpf，Rps)或另一個(Rnf，Rns)將響應於控制信號C1而合上， 另一個開關對將打開。合上開關對(比如Rpf和Rps)導致關聯的運算放大器210通過導電 的施加開關(Rpf)與單元的電阻器R耦合。因此，連接的放大器(運算放大器210)通過單 元230. 1對DAC的輸出電壓起作用。每個單元對DAC輸出電壓的作用與依據該單元的總電 阻成反比加權。在圖2的配置中，每個單元的電阻源於該單元的電阻器(比如R，2 * R等) 和兩個施加開關中被控制信號C合上的一個(比如Rps或Rns，2 * Rps或2 * Rns等)。來自 連接的放大器210或220的電流能夠流經連接的施加開關，流經相關的單元電阻器並流到 OUT 端。該控制信號C1還合上關聯的感測開關Rps或Rns。合上的感測開關將電阻器R的頭 端連接到關聯的運算放大器210或220的輸入端，其生成到運算放大器210或220的反饋 迴路。二進位加權DAC200的操作與圖1的未加權DAC100的操作相似。但是，在本實施例 中，被激勵的單元230. 1-230. N對在輸出端OUT處的電壓提供加權的作用。對PMOS施加開關(例如Rpf和4*Rpf)被合上的那些單元，關聯的感測開關Rps和4*RPS也合上，其將在單元 電阻器R和4*R的頭端的節點耦合到運算放大器210的反相端。在運算放大器210的反相 輸入端的電壓是在相關的電阻器R和4*R的頭端的電壓的加權平均。運算放大器210生成 必需的輸出電壓以平衡在其兩個輸入端上的電壓(將它們帶至Vhi)。產生平均的加權(在 本例中是4:1加權)使運算放大器210生成克服由Rpf和4*Rpf引起的電壓損耗的輸出電 壓。雖然在施加開關Rpf，4*Rpf和在感測開關Rps，4*RPS兩端的電壓降在各自的單元之間可以 改變，但該反饋配置基本上取消了這些改變。如前面的實施例所述，這一配置提高了 DAC200 的精度。類似地，對NMOS施加開關(例如2女Rnf和女Rnf)被合上的那些單元，關聯的 感測開關2 * Rns和* Rns也將合上，其將在單元電阻器2 * R禾Π * R的頭端的節 點耦合到運算放大器220的反相輸入端。在運算放大器220的反相輸入端的電壓是在相關 的電阻器2女R和* R的頭端的電壓的加權平均。運算放大器220生成必需的輸出電 壓以平衡在其兩個輸入端上的電壓(將它們帶至U。因此，運算放大器220生成克服由2 女Rnf和女Rnf引起的電壓損耗的輸出電壓。再一次，這一配置提高了 DAC200的精度。圖3是根據本發明的一個實施例的另一個二進位加權DAC300的電路圖。DAC300可 包括一對運算放大器(op amp) 310,320和多個單元330. 1-330. N。W位寬的DAC300將有N =W個單元。參考電壓Vhi和Vuj可被供給相應的運算放大器310和320的同相輸入。每個 單元330. 1-330. N可包括兩對開關控制的電晶體和電阻器340. 1-340. N。單元330. 1-330. N可通過耦合電阻器350. 1-350. N-I與輸出端OUT耦合。第一單元330. 1可直接連接到輸 出端，但單元N-I通過N-I個電阻器連接到OUT端。在這個結構中，單元電阻器340. 1-340. N具有耦合電阻350. 1-350. N-I的兩倍電阻。圖3還圖示了本類型的二進位加權DAC結構 共用的終端電阻器。DAC300可生成具有由輸入控制碼確定的在Vhi和Vm之間某處的幅值 的模擬電壓。因此，被激勵時，每個單元330. 1-330. N可以與其二進位加權成反比的方式對 在OUT終端的電壓遞增性地起作用。圖3示出了單元330. 1-330. N的配置。如圖示的那樣，每個單元330. 1-330. N的 電晶體以依據其相應的電阻值的方式進行標記。在本配置中，單元330. 1-330. N的施加開 關Rpf、Rnf可以有共用的電阻。但是，感測開關的電阻值可以如所示地以二進位加權的方 式設置。PMOS施加開關Rpf可以與第一運算放大器310的輸出連接，NMOS施加開關Rnf可 以與第二運算放大器320的輸出連接。來自每個單元330. 1-330. N的PMOS感測開關Rpf， 2*Rpf，…，2料* Rpf可以連接到第一運算放大器310的反相輸入，每個單元330. 1-330. N的 NMOS感測開關Rnf，2*Rnf，..., 女Rnf可以連接到第二運算放大器320的反相輸入。每個 單元330. 1-330. N的施加開關和感測開關可由相應的控制信號C1-Cn控制。在操作中，施加到每個單元的控制信號(比如施加到單元330. 1上的信號(^)引起 開關開合。這樣，一個開關對(Rpf，Rps)或另一個開關對(Rnf，Rns)將響應於控制信號C1而 合上，另一個開關對將打開。合上開關對(比如Rpf和Rps)導致關聯的運算放大器310通過 導電的施加開關(Rpf)與單元的電阻器340. 1耦合。這樣，連接的運算放大器310通過單元 330. 1對DAC的輸出電壓起作用。在圖3的配置中，每個單元的阻抗源於該單元的電阻器 340. 1和兩個施加開關中被控制信號C1合上的一個(在本例中為Rpf)。來自連接的放大器 310的電流能夠流經連接的施加開關Rpf，流經相關的單元電阻器340. 1並流到輸出端OUT。對於其它單元330. 2-330. N,電流將流經相應的單元，進一步流經將該單元連接到OUT端的 任何耦合電阻器350. 1至350. N-I。該控制信號C1還合上關聯的感測開關Rps或Rns。合上的感測開關將電阻器340. 1 的頭端連接到相關的運算放大器310或320的輸入端，其生成到運算放大器310或320的 反饋迴路。二進位加權DAC300的操作與圖2的加權DAC200的操作相似。被激勵的單元 330. 1-330. N對在輸出端OUT處的電壓提供加權的作用。對PMOS施加開關被合上的那些單 元(例如單元1和3)，關聯的感測開關也合上，其將在單元電阻340. 1和340. 3的頭端的節 點耦合到運算放大器310的反相輸入端。在運算放大器310的反相輸入端的電壓是在關聯 的電阻器340. 1和340. 3的頭端的電壓的加權平均。權重對應於不同的施加開關的電壓損 耗將對DAC的總線性的影響。運算放大器310生成必需的輸出電壓以平衡在其兩個輸入端 上的電壓(將它們帶至Vhi)。因此，運算放大器310生成克服由相應的單元的施加開關Rpf 引起的電壓損耗的輸出電壓。如在前面的實施例所述，這一配置提高了 DAC300的精度。類似地，對NMOS施加開關被合上的那些單元(例如單元330. 2和330. N)，關聯的 感測開關也合上，其將在單元電阻器340. 2和340. N的頭端的節點耦合到運算放大器320 的反相端。在運算放大器320的反相輸入端的電壓是在相關的電阻器340. 2和340. N的頭 端存在的電壓的加權平均。運算放大器320生成必需的輸出電壓以平衡在其兩個輸入端上 的電壓(將它們帶至U。因此，運算放大器320生成克服由相應的單元330. 2和330. N的 施加開關引起的電壓損耗的輸出電壓。再一次，這一配置提高了 DAC300的精度。圖4是根據本發明的一個實施例的另一個DAC400的電路圖。DAC400被組織成其 中稱為「範圍」的多個子電路中，每一個範圍都包括相應的一對運算放大器410. 1/420. 1、 410. 2/420. 2和多個單元。儘管在圖4中示出了兩個範圍，但DAC400可以如所期望地包括 額外的範圍。在第一範圍內的運算放大器410. 1、420. 1可以分別與運算放大器的同相輸入 上的Vhi和Vuj電壓耦合。其它範圍的運算放大器(例如運算放大器410. 2,420. 2)的同相 輸入可以與第一對運算放大器410. 1,420. 1的同相輸入耦合。圖4還示出了在該終端範圍 中的終端電阻器。在操作中，每個運算放大器410. 1和420. 2將生成輸出電壓以平衡在其輸入端的 輸入電壓。因此，運算放大器410. 1生成電壓以將在其同相輸入端上的電壓帶至Vhi，運算 放大器410. 2可以將這個電壓用作其參考電壓。類似地，運算放大器420. 1生成電壓以將 在其同相輸入端上的電壓帶至νω，運算放大器420. 2可以將這個電壓用作其參考電壓。這 一配置將Vhi和Vm擴展到DAC400中的所有的運算放大器。可替換地，運算放大器410. 1和420. 2的同相輸入可以分別直接連接到Vhi和 U未示出)。連接所有運算放大器410. 1,420.2,410. 1，420. 2的同相輸入可能會引入非 線性，然而，由於運算放大器的偏置效應，非線性應不會發生在圖4所示的實施例中。每個單元430. 1-430. N可包括兩個互補型(如PMOS和匪OS)的施加/感測開關 對和關聯的電阻器2R。在每個範圍中的PMOS施加開關可與相關聯的第一運算放大器的 輸出耦合，相關聯的PMOS感測開關可與同一運算放大器的反相輸入端耦合。例如，單元 430. 1-430. 5的PMOS施加開關被示為與運算放大器410. 1的輸出耦合，單元430. 6-430. N 的PMOS施加開關被示為與運算放大器410. 2的輸出耦合。每個單元的感測開關可與其關聯施加開關所連接的運算放大器410. 1，410.2的反相輸入端耦合。類似地，在每個範圍中 的NMOS施加開關可與屬於該範圍的第二運算放大器420. 1或420. 2的輸出耦合，在每個範 圍中的NMOS感測開關可與屬於該範圍的運算放大器420. 1或420. 2的反相輸入端耦合。在DAC400內使用多個範圍允許電路設計師能在每個範圍內重設電晶體電阻。如 圖4所示，每個範圍可以有至少一個單元430. 1(範圍1)和430. 5 (範圍2)，PMOS和NMOS 感測開關的基準電阻設為Rps和Rns。在每個範圍中，作為二進位加權結構的一部分的單元 430. 4-430. 5和430. 7-430. 8可以有感測開關，該感測開關的電阻根據其相對的權重來設 置。在DAC400內的使用範圍對例如16-20位DAC的高位寬電路DAC設計師是方便的。不 使用該範圍，感測開關阻值將從基準電阻器R變化到(216_1) * R(32768*R)或(22°_1) * R(524，288*R)。因此，使用範圍能夠簡化在DAC之內的施加開關的提供。如指出的，每個範圍可包括多個單元，每個單元包括兩個互補型的施加/感測開 關對。使用該範圍，單元可作為二進位加權DAC集成，或以混合等權分割DAC和二進位加權 DAC的結構的混合配置集成。因此，範圍1被例示為具有第一組等權單元430. 1-430. 3(示 出為單元0-3)和以二進位加權配置提供的第二組單元430. 4-430. 5 (單元4-K)。範圍2被 例示為由純二進位加權配置提供。可以使最高有效範圍中的位數足夠大，從而較低範圍中使用的運算放大器的運算 放大器偏置電壓減小足夠大的程度，使得在較低範圍內的運算放大器的偏置引起可以忽略 的INL誤差。例如，如果在較高的範圍內有9位，則在下一最高範圍中使用的運算放大器 的運算放大器偏置電壓將繼續對輸出中的INL誤差起作用，但這一誤差被減小了 29(除以 512)。使用這個技術，較小較便宜較低精度的運算放大器可以在對應於輸入數字碼中的較 低有效位的範圍內使用。在較高範圍中有對位的數量低敏感的INL誤差，在於當更多的位 被添加到該範圍中時，INL誤差增加很小。將此與運算放大器偏置電壓對INL的作用平衡， 可在一個實施例中發現，在較高範圍中有9位是一個好的協調。由於分段式DAC結構耗費的區域，對於為分段式配置分配相對少的單元而將其餘 單元分配給二進位加權配置是有益的。分段式配置可對應於輸入數字字(input digital word)的相對小數目的位位置(bitposition)(比如從最高有效位位置開始的前3位)。這 種配置提供了在DAC作為集成電路製造時在操作精度和面積保留之間的適當的平衡。雖然與圖1-3的實施例相比，圖4的配置有變化，但操作的基本原理是相似的。每 個被激勵的單元430. 1-430.N根據其權重對在輸出端的電壓OUT起作用。例如考慮範圍1。 對於PMOS施加開關被合上的那些單元(例如單元430. 1和430. 5)，關聯的感測開關Rps和 4*RPS也合上，將在單元電阻2R的頭端的節點耦合到運算放大器410的反相輸入端。在運算 放大器410的反相輸入端的電壓是在關聯電阻2R的頭端的電壓的加權平均。運算放大器 410. 1生成必需的輸出電壓以平衡在其兩個輸入端上的電壓(將它們帶至Vhi)。因此，運算 放大器410. 1生成克服由被激勵的單元430. 1、430. 5的施加開關Rpf引起的電壓損耗的輸 出電壓。類似地，在第二範圍中的合上的PMOS施加和感測開關在運算放大器410. 2的反相 輸入給出一個電壓，該電壓是在與合上的PMOS開關關聯的電阻器的頭端的電壓的加權平 均。運算放大器410. 2生成必需的輸出電壓以平衡在其兩個輸入端上的電壓(將它們帶至 Vhi)，這消除了在合上的PMOS施加開關兩端的電壓損耗。類似地，對於NMOS施加開關被合上的那些單元(例如單元430. 2-430. 4)，關聯的感測開關Rns也合上，將在單元電阻器2R的頭端的節點耦合到運算放大器420的反相輸入 端。在運算放大器420的反相輸入端的電壓是在與合上的NMOS施加開關關聯的電阻器的 頭端的電壓的加權平均。運算放大器420可生成必需的輸出電壓以平衡在其兩個輸入端上 的電壓(將它們帶至U。因此，運算放大器420生成克服由合上的NMOS施加開關引起的 電壓損耗的輸出電壓。類似地，在第二範圍中的合上的NMOS施加開關和感測開關在運算放 大器420. 2的反相輸入端提供一個電壓，該電壓是在與合上的NMOS開關關聯的電阻器的頭 端的電壓的加權平均。運算放大器420. 2生成必需的輸出電壓以平衡在其兩個輸入端上的 電壓(將它們帶至VM)，其消除了在合上的NMOS施加開關兩端的電壓損耗。如上所述，這 一配置提高了 DAC400的精度。如所論述的，上述結構緩和了與起因於開關電阻和器件不匹配的電壓損耗有關的 許多問題。但是，在優選的實施例中，其它的實用步驟也可以是有益的 在對應於最高有效位的單元(帶有最大權重的電阻和開關)中，可以將施加開關 的尺寸做得比感測開關的尺寸大數倍。對於開關的給定總面積，這減少了總的INL誤差，並 降低了對在開關、電阻器和運算放大器之間的通路的寄生電阻的靈敏度。·在任何範圍內的極限DAC數字碼，一種類型的全部開關(比如PMOS開關)是有 源的，另一類型的開關都不是有源的。DAC可包括感測這一狀態，以及閉合在與無源運算放 大器的施加和感測連接之間的附加的開關的電路。這樣做完成了到無源運算放大器的反饋 迴路，防止運算放大器不使用時飽和，所述飽和會在系統向另一較小極限碼轉換時引入恢 復延遲。·可在與每個運算放大器的施加和感測連接之間添加一個小電容。該電容可改善 在有很少的開關連接到一個運算放大器上且通過該少數量的開關的電阻大時的瞬態特性。·到每個開關的背柵連接可選擇為使得有從柵極/漏極到背柵的在矽PN結兩端的 小的負電壓。這減小了特別是在當施加開關兩端的電壓降另外將稍微地正向偏壓這個PN 結時的高溫下的洩漏誤差。·運算放大器可選擇為具有低的輸入偏置電流(Ib)。該輸入偏置電流是前面的 DAC結構的INL誤差的新的源，但可以通過使用帶有MOS輸入的運算放大器而使該源可忽略 不計。可替換地，被設計為使Ib最小化的雙極輸入運算放大器使這個誤差可忽略不計。上述實施例已說明了兩對互補型施加/感測開關的單元，一對是PMOS器件，第二 對是NMOS器件。這一配置可能在操作時是有益的，這是因為互補型器件固有響應於共同控 制信號的不同的導電性質。PMOS器件一般相對於其控制信號在高壓下傳導信號，NMOS器件 一般相對於其控制信號在低壓下傳導信號。本發明的原理並不是局限與此。有可能提供兩 對公共器件類型的施加/感測開關，例如，兩對都是PMOS或NMOS器件。在這種實施例中， 為了提供互補操作，一個施加/感測對可以通過反相器連接到控制信號上。這裡具體圖示和描述了本發明的幾個實施例。但是，應當理解，本發明的更改和變 化由上述教示所覆蓋並且在所附權利要求的範圍之內，而沒有脫離本發明的精神和預期的 保護範圍。
權利要求
一種數模轉換器(DAC)，包括一對運算放大器，每個運算放大器有與相應的源電壓耦合的第一輸入；和多個開關控制的單元，每個單元包括電阻器；第一施加/感測開關對，相互串聯耦合且響應於控制信號的第一狀態而導電，第一對開關的中間節點與電阻器耦合，第一對的施加開關與第一運算放大器的輸出耦合，第一對的感測開關與第一運算放大器的第二輸入耦合；第二施加/感測開關對，相互串聯耦合且響應於控制信號的第二狀態而導電，第二對開關的中間節點與第一對開關的中間節點耦合，第二對的施加開關與第二運算放大器的輸出耦合，第二對的感測開關與第二運算放大器的第二輸入耦合。
2.如權利要求1所述的數模轉換器，其特徵在於，在第一對中的感測開關有導電電阻，該電阻根據權重增減，感測開關的單元在被激勵 時以該權重對DAC的輸出電壓起作用，和在第二對中的感測開關有導電電阻，該電阻根據權重增減，感測開關的單元在被激勵 時以該權重對DAC的輸出電壓起作用。
3.如權利要求1所述的數模轉換器，其特徵在於，在操作中，多個第一施加/感測開關 對能夠同時開關到第一運算放大器，多個第二施加/感測開關對能夠同時開關到第二運算 放大器。
4.如權利要求1所述的數模轉換器，其特徵在於，DAC有分段式結構。
5.如權利要求4所述的數模轉換器，其特徵在於，所有單元的電阻器的電阻相互相等。
6.如權利要求4所述的數模轉換器，其特徵在於，第一對的感測開關的電阻與第一施 加開關的電阻相等，第二對的全部感測開關的電阻與第二施加開關的電阻相等。
7.如權利要求1所述的數模轉換器，其特徵在於，DAC有二進位加權R2R結構。
8.如權利要求1所述的數模轉換器，其特徵在於，第一對的感測開關的電阻根據開關的單元指定的二進位加權而遞增，和 第二對的感測開關的電阻根據開關的單元指定的二進位加權而遞增。
9.如權利要求7所述的數模轉換器，其特徵在於，所有單元的電阻器的電阻依據電阻 器的單元指定的二進位加權而遞增。
10.如權利要求1所述的數模轉換器，其特徵在於，DAC有二進位加權R2R結構和分段 式結構的混合的結構。
11.如權利要求1所述的數模轉換器，其特徵在於，第一對開關是PMOS電晶體，第二對 開關是NMOS電晶體。
12.如權利要求1所述的數模轉換器，其特徵在於，還包括第二對運算放大器，每個運算放大器有與第一對運算放大器的相應一個的輸入耦合的 第一輸入；和第二多個開關控制的單元，每個單元包括 電阻器；第一施加/感測開關對，相互串聯耦合且響應於控制信號的第一狀態而導電，第一對 開關的中間節點與電阻器耦合，第一對的施加開關與第二對運算放大器的第一運算放大器的輸出耦合，第一對的感測開關與第二對運算放大器的第一運算放大器的第二輸入耦合；第二施加/感測開關對，相互串聯耦合且響應於控制信號的第二狀態而導電，第二對 開關的中間節點與第一對開關的中間節點耦合，第二對的施加開關與第二對運算放大器的 第二運算放大器的輸出耦合，第二對的感測開關與第二對運算放大器的第二運算放大器的 第二輸入耦合。
13.如權利要求12所述的數模轉換器，其特徵在於，第一對運算放大器和第二對運算放大器定義相應的範圍，每個範圍內的單元的選定的第一感測開關的電阻根據與單元被激勵時對DAC的輸出 電壓的作用對應的二進位加權而遞增，和每個範圍內的單元的選定的第二感測開關的電阻根據與單元被激勵時對DAC的輸出 電壓的作用對應的二進位加權而遞增。
14.一種數模轉換器(DAC)，包括多對運算放大器，每對運算放大器定義了 DAC的相應的範圍； 用於每個範圍的多個開關控制的單元，每個單元包括 電阻器；第一施加/感測開關對，相互串聯耦合且響應相應的控制信號的第一狀態而導電，第 一對開關的中間節點與電阻器耦合，第一對的施加開關與在相應的範圍內的第一運算放大 器的輸出耦合，第一對的感測開關與在相應的範圍內的第一運算放大器的第二輸入耦合；第二施加/感測開關對，相互串聯耦合且響應於控制信號的第二狀態而導電，第二對 開關的中間節點與第一對開關的中間節點耦合，第二對的施加開關與在相應的範圍內的第 二運算放大器的輸出耦合，第二對的感測開關與在相應的範圍內的第二運算放大器的第二 輸入耦合。
15.如權利要求14所述的數模轉換器，其特徵在於，對於至少一個範圍內的所有單元 第一感測開關的電阻根據與單元被激勵時對DAC的輸出電壓的相應作用對應的二進位加權而遞增，和第二感測開關的電阻根據與單元被激勵時對DAC的輸出電壓的相應作用對應的二進 制加權而遞增。
16.如權利要求14所述的數模轉換器，其特徵在於，對於至少一個範圍內的選定單元 第一感測開關的電阻根據與單元被激勵時對DAC的輸出電壓的相應作用對應的二進位加權而遞增，和第二感測開關的電阻根據與單元被激勵時對DAC的輸出電壓的相應作用對應的二進 制加權而遞增。
17.如權利要求15所述的數模轉換器，其特徵在於，第一感測開關的基準電阻和第二 感測開關的基準電阻在每個範圍中重設。
全文摘要
本發明涉及具有克服開關損耗的電路結構的數模轉換器。其中公開了一種數模轉換器(DAC)，包括一對運算放大器，每個運算放大器有與相應的源電壓耦合的第一輸入；和多個開關控制的單元，每個單元包括電阻器；第一施加/感測開關對，相互串聯耦合且響應於控制信號的第一狀態而導電，第一對開關的中間節點與電阻器耦合，第一對的施加開關與第一運算放大器的輸出耦合，第一對的感測開關與第一運算放大器的第二輸入耦合；第二施加/感測開關對，相互串聯耦合且響應於控制信號的第二狀態而導電，第二對開關的中間節點與第一對開關的中間節點耦合，第二對的施加開關與第二運算放大器的輸出耦合，第二對的感測開關與第二運算放大器的第二輸入耦合。
文檔編號H03M1/66GK101924559SQ200910164430
公開日2010年12月22日 申請日期2009年8月3日 優先權日2009年6月12日
發明者R·邁克拉克蘭 申請人:阿納洛格裝置公司