拉伸性矽和壓縮性矽鍺的共整合的製作方法

2023-04-29 00:08:48 3

本披露總體上涉及用於製造高性能鰭式場效電晶體(FinFET)的技術，並且具體地講，涉及用於減少應變矽電晶體中的缺陷的技術。

背景技術：

先進的集成電路的特徵經常在於應變溝道電晶體、絕緣體上矽(SOI)襯底、鰭式FET結構或其組合，以便繼續按比例決定低於20nm的電晶體柵極長度。這類技術允許使電晶體的溝道長度更小同時最小化有害結果如電流洩漏和其他短溝道效應。

鰭式FET是特徵在於從襯底表面向外延伸的半導體鰭形式的導電溝道的電子切換器件。在這種器件中，控制鰭中的電流流動的柵極環繞該鰭的三側以影響來自三個表面而不是一個表面的電流流動。與常規平面型器件相比，用鰭式FET設計實現的改進控制帶來「接通」狀態下的更快的切換性能和「關斷」狀態下的更少電流洩漏。在美國專利8,759,874和美國專利申請公開US2014/0175554中進一步詳細地描述了鰭式FET。

應變矽電晶體已經被開發以增加穿過半導體晶格的載流子(即，電子或空穴)的遷移率。將應變結合到半導體器件的溝道中拉伸了晶體晶格，由此增加了溝道中的載流子遷移率，由此使得該器件變為更具有響應性的開關。將壓縮性應變引入到pFET電晶體中傾向於增加溝道中的空穴遷移率，導致了對施加到電晶體柵極的電壓的變化的更快的切換響應。類似地，將拉伸性應變引入到nFET中傾向於增加溝道中的電子遷移率，也導致了更快的切換響應。

針對平面型器件和鰭式FET兩者，存在多種方式來將拉伸性應 變或壓縮性應變引入到電晶體中。通常，此類技術需要將一種或多種材料的多個外延層結合到器件中，這些材料具有稍微不同於矽襯底的晶體晶格尺寸或幾何形狀。通過控制晶體的元素組成來調整外延生長晶體內的應變和遷移率效果。此類外延層可以被結合到源極區和柵極區中、被結合到被用於調製溝道中的電流流動的電晶體柵極中、或者被結合到作為鰭的一部分的溝道自身中。例如，引入應變的一種方式為用矽化合物(如矽鍺(SiGe))來替換來自源極區和漏極區或者來自溝道的體矽。因為Si-Ge鍵合比Si-Si鍵合更長，在SiGe晶格中存在更多的開放空間。存在具有更長鍵合的鍺原子拉伸性晶格，導致內部應變。相比於穿過包含較短的Si-Si鍵合的晶格，穿過包含狹長的Si-Ge鍵合和Ge-Ge鍵合的晶格的電子可以移動得更加自由。在外延晶體生長的受控過程中，其中，新的SiGe晶體層從體矽晶體的表面中生長，可以完成用SiGe原子替換矽原子同時維持下面的體矽晶體的相同的晶體結構。已經確定，與較低濃度的SiGe膜相比，含有高濃度的鍺(例如，在25％-40％的範圍中)的外延SiGe膜提供增強的電子遷移率。因此，從設備性能的角度來看，增加鰭式FET中的鰭中的鍺原子的百分比濃度通常是有利的。

替代性地，通過使用各種類型的絕緣體上矽(SOI)襯底，可以在從器件下方的鰭中引起應變。SOI襯底的特徵在於掩埋絕緣體，通常為在有源區下面的掩埋氧化物層(BOX)。已在轉讓給本受讓人的專利申請中披露了SOI鰭式FET器件，例如，題為「具有應變性溝道的SOI鰭式FET電晶體(SOI FinFET Transistor with Strained Channel)」的美國專利申請No.14/231,466、題為「矽鍺絕緣體上鰭式FET(Silicon Germanium-on-insulator FinFET)」的美國專利申請No.14/588,116以及題為「無缺陷的應變弛豫的緩衝層(Defect-Free Strain-Relaxed Buffer Layer)」的美國專利申請No.14/588,221。

雖然應變矽晶格是有益的，通過使用現有方法結合鍺原子來創造應變傾向於損壞晶體晶格。結果，富鍺膜的晶格結構傾向於為機械上不穩定的，尤其如果其包含高數量的結構缺陷，如故障或錯位。 此外，機械上不穩定的SiGe鰭可以是關於其縱橫比或高寬比在結構上受限制的。此限制是不令人期望的，因為鰭式FET的一個優點是豎直結構的鰭具有小的佔用面積。

技術實現要素：

通過創造弛豫的富鍺層作為應變膜的替代方案可以避免導致鰭式FET中的機械不穩定性的錯位缺陷。本披露的自對準SiGe鰭式FET器件的特徵在於應變弛豫的具有高鍺濃度的襯底。披露了其中構成pFET和nFET的應變特性是獨立可調的集成電路。pFET包括在矽襯底上的壓縮性應變SiGe，而nFET包括在應變弛豫的SiGe襯底上的拉伸性應變矽。通過使用鑲嵌工藝形成的絕緣區將鄰近的n型鰭式FET和p型鰭式FET分離。在絕緣區的形成過程中，允許支撐n型器件的SiGe襯底彈性地弛豫，由此限制SiGe襯底的晶格中的缺陷形成。

附圖說明

在附圖中，完全相同的參考號標識類似的元件或操作。附圖中元件的大小和相對位置不一定成比例地繪製。

圖1是示出根據如本文所述的一個實施例的製造集成電路的第一方法中的步驟的流程圖，該集成電路包括壓縮性應變SiGe pFET以及拉伸性矽nFET。

圖2A是根據如本文所述的一個實施例的在矽襯底上的SiGe有源層的俯視平面圖。

圖2B是對應於圖2A的橫截面圖。

圖3A是根據如本文所述的一個實施例的在矽襯底的nFET區中形成的大溝槽的俯視平面圖。

圖3B是圖3A中所示的大溝槽的橫截面圖。

圖4A是根據如本文所述的一個實施例的指示在氧化物表面下方形成的鰭的定向的矽的有源層的俯視平面圖。

圖4B是根據如本文所述的一個實施例的如圖4A中所示的矽的有源層沿著基本上平行於鰭的切割線4B-4B的橫截面圖。

圖4C是根據如本文所述的一個實施例的矽的有源層沿著橫跨鰭的切割線4C-4C的橫截面圖。

圖5A是根據如本文所述的一個實施例的在nFET區與pFET區之間形成隔離溝槽之後矽的有源層的俯視平面圖。

圖5B、圖5C是對應於圖5A的橫截面圖。

圖6A是根據如本文所述的一個實施例的在用氧化物填充隔離溝槽和鰭間區之後矽的有源層的俯視平面圖。

圖6B、圖6C是對應於圖6A的橫截面圖。

圖7A是根據如本文所述的一個實施例的在形成多晶矽柵極之後nFET和pFET的俯視平面圖。

圖7B、圖7C是對應於圖7A的橫截面圖。

圖8是示出根據如本文所述的替代實施例的製造集成電路的第二方法中的步驟的流程圖，該集成電路包括壓縮性應變SiGe pFET以及拉伸性矽nFET。

圖9是示出根據圖8中所示的第二製造方法在鰭形成之前nFET器件和pFET器件之間的隔離區的橫截面圖。

圖10是示出根據如本文所述的一個實施例的比居間應變弛豫的SiGe襯底淺的nFET器件和pFET器件之間的隔離區的橫截面圖。

具體實施方式

在以下說明中，陳述了某些具體細節以便提供對所披露的主題的不同方面的全面理解。然而，所披露的主題可以在沒有這些具體細節的情況下實施。在一些實例中，尚未具體描述公知的結構和半導體加工方法以免模糊本披露的其他方面的描述。

除非上下文另有要求，否則貫穿說明書和所附權利要求書，「包括(comprise)」一詞及其多種變體(諸如，「包括(comprises)」和「包括(comprising)」)將以一種開放式的和包含性的意義來進 行解釋，也就是作為「包括，但不限於(including,but not limited to)」。

貫穿本說明書對「一個實施例」或「一種實施例」的引用意味著關於實施例所描述的特定的特徵、結構、或特性是包括在至少一個實施例中的。因此，在貫穿本說明書的各種地方出現的短語「在一個實施例中」或「在一種實施例中」不一定都是指相同的方面。此外，可以將這些特定的特徵、結構、或特性以任何適當的方式在本披露的一個或多個方面中進行組合。

貫穿本說明書對集成電路的引用一般旨在於包括在半導體襯底上構建的集成電路部件，無論部件是否被一起耦接到電路中或者能夠被互連。貫穿本說明書，以最廣泛的意義使用術語「層」以包括薄膜、帽蓋等，並且一個層可以由多個子層組成。

貫穿說明書對用於沉積氮化矽、二氧化矽、金屬或者相似材料的常規薄膜沉積技術的引用包括諸如化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、金屬有機化學氣相沉積(MOCVD)、等離子體增強化學氣相沉積(PECVD)、等離子體氣相沉積(PVD)、原子層沉積(ALD)、分子束外延(MBE)、電鍍、無電鍍等這樣的工藝。在此參考這類工藝的示例描述特定的實施例。然而，本披露和對某些沉積技術的引用不應當被限制於所描述的這些。例如，在一些境況中，可以替代性地使用PVD來完成引用CVD的描述，或者可以替代性地使用無電鍍來實現指定電鍍的描述。此外，對薄膜形成的常規技術的引用可以包括原位生長膜。例如，在一些實施例中，可以通過在受熱室中使矽表面暴露於氧氣或者潮氣來實現控制氧化物生長至所期望的厚度。

貫穿本說明書對在半導體製造領域中已知的用於圖案化各種薄膜的常規光刻技術的引用包括旋塗-曝光-顯影工藝序列，通常接著是刻蝕工藝。替代性地或者附加地，光刻膠也可以用於圖案化硬掩模(例如，氮化矽硬掩模)，其中，硬掩模又可以反過來用於圖案化下面的膜。

貫穿本說明書對在半導體製造領域中已知的用於選擇性去除多 晶矽、氮化矽、二氧化矽、金屬、光刻膠、聚醯亞胺或者類似材料的常規刻蝕技術的引用包括比如溼法化學刻蝕、反應離子(等離子體)刻蝕(RIE)、洗滌、溼法清洗、預清洗、噴洗、化學機械平坦化(CMP)等這樣的工藝。在此參考這類工藝的示例描述特定的實施例。然而，本披露和對某些沉積技術的引用不應當被限制於所描述的這些。在一些實例中，兩種這樣的技術可以是可互換的。例如，剝離光刻膠可能需要在溼法化學浴器中浸漬樣本或者替代性地向樣本上直接噴射溼化學劑。

在此參考已經產生的共整合的拉伸性nFET和壓縮性pFET來描述特定的實施例。然而，本披露和對某些材料、尺寸以及加工步驟的細節和次序的引用是示例性的，並且不應當被限制於所示的這些。

現在轉到附圖，圖1示出了根據一個實施例的製造與具有拉伸性應變的n型鰭式FET或nFET共整合的具有壓縮性應變的p型鰭式FET或pFET的方法200中的步驟。方法200中的步驟202至219由圖2A至圖7C展示並在以下被描述。在各圖中，A是共整合的鰭式FET在製造過程中的本步驟中的俯視平面圖，指示橫截面圖的切割線；B是沿平行於鰭式FET的鰭的切割線的橫截面圖；並且C是沿橫向於鰭的切割線的橫截面圖。一個示例性的nFET和兩個示例性的pFET示於每一個橫截面圖中。

在202處，在矽襯底220上生長具有壓縮性應變的毯覆外延SiGe膜，以形成壓縮性SiGe有源層222。壓縮性SiGe有源層222(cSiGe)令人期望地在大約10nm厚至100nm厚的範圍中，其中目標厚度是40nm，並且具有在大約15％至50％的範圍中的Ge濃度，其中目標濃度是25％的鍺。壓縮性SiGe有源層222是完全壓縮性應變的膜，它將包括p型鰭式FET的至少一個源極和一個漏極以及將該源極耦合到該漏極的鰭溝道。

在204處，根據如在圖2A、圖2B、圖3A和圖3B中示出的一個實施例，將壓縮性SiGe有源層222和矽襯底220一起圖案化，以開出nFET區並且覆蓋pFET區。首先，在壓縮性SiGe有源層222 上沉積毯覆硬掩模224，並使用光刻膠226以及(任選地)光學平坦化層(OPL)以通常的方式將其圖案化。硬掩模224以及如下所述的隨後的硬掩模可以由SiN、SiO2或SiO2/SiN雙層製成。可以根據任何常規方法(例如，等離子體增強CVD(PE-CVD)、低壓CVD(LP-CVD)、快速熱CD(RT-CVD)、原子層沉積(ALD)等)來沉積硬掩模224。然後，使用SiN硬掩模224來在下面的外延SiGe層中蝕刻開口228，該開口228進一步延伸到矽襯底220中，以形成具有寬度「a」和深度「d」的鑲嵌溝槽。該寬度可以在在10nm至100um的範圍中的任何地方。深度令人期望地在大約50nm至400nm的範圍中。例如，尺寸a和d可以取決於是否是在製造邏輯或SRAM器件。

在206處，根據如在圖4B、圖4C中示出的一個實施例，形成厚SiGe層230以填充開口228。填充開口228完成在稍後將在彼處形成nFET的有源層下面在矽襯底220中形成應變SiGe層的鑲嵌工藝。厚SiGe層230有效地用作取代矽襯底220的襯底。在一個實施例中，通過從下面的矽襯底220的選擇性外延生長來形成厚SiGe層230。只在nFET區中，選擇性外延工藝從底部進行到頂部，在矽襯底220的表面處停止。在選擇性外延工藝過程中，硬掩模224保持在原位。例如，可以使用甲氯基化學或矽烷基化學來抑制從矽襯底220的側壁的生長，由此實現定向沉積。這樣的用於定向外延的技術是外延晶體生長領域的技術人員已知的。可以通過調整鍺濃度在不形成晶體缺陷的情況下使厚SiGe層230的厚度最大化。使鰭溝道中的機械應力最大化的進一步的優化可能需要形成具有豎直鍺濃度梯度的厚SiGe層230，該豎直鍺濃度梯度可以通過在定向沉積步驟期間改變鍺的量來實現。替代性地，也可以使用用於定向外延的其他技術來生長厚SiGe層230。nFET區中的所得的鑲入的厚SiGe層230具有壓縮性應變。

在208處，根據如在圖4B和圖4C中示出的一個實施例，形成外延矽有源層232。在一個實施例中，也從厚SiGe層230的表面向 上定向生長外延矽有源層232，同時抑制從SiGe有源層222的側壁的生長。外延矽有源層232具有大約等於周圍的壓縮性SiGe層222的厚度目標的厚度目標。外延矽有源層232由此在有源區中形成，該有源區將包括n型鰭式FET的源極和漏極以及將源極耦合到漏極的鰭溝道。可以在與厚SiGe層230相同的工藝中作為增加的步驟來生長外延矽有源層232，其中，在矽鍺和矽之間的轉變時斷開鍺氣體的流動。可以使用定時的外延工藝，其中，針對每個步驟的時間是基於所期望的掩模開口a以及外延SiGe和外延矽中的每一者的已知生長速率。可以在外延生長期間對外延矽有源層232的源極區和漏極區進行原位摻雜。這樣形成的外延矽有源層232是具有類似於襯底220的晶體結構的晶體結構的弛豫層。

在210處，在定向外延步驟之後，例如通過任何合適的方法去除硬掩模224。

在212處，根據如在圖4A和圖4C中示出的一個實施例，在壓縮性SiGe有源層222中並且在拉伸性矽有源層232中形成鰭240。圖4A示出了在形成鰭240和鰭間氧化物244之後nFET和pFET的俯視圖。雖然表面覆蓋有襯墊氧化物242，但下面的鰭240由虛線表示，也描繪了厚SiGe層230的邊界的外延矽有源層232也由虛線表示。

在鰭式FET器件中，鰭體現了導電溝道，該導電溝道將源極區與漏極區彼此耦合。為了形成鰭240，在圖4C中所示，沉積第一襯墊氧化物242，並且在襯墊氧化物242的頂部，襯墊氮化物(SiN)層被用作鰭硬掩模(未示出)以通過常規光刻方法限定鰭240。替代性地，可以使用側壁圖像轉印(SIT)方法來限定鰭240，該方法能夠產生非常窄的特徵，如本領域中已知。在一個實施例中，鰭240具有在大約5nm至20nm的範圍中的鰭寬度。在pFET區中，鰭240豎直地延伸到壓縮性SiGe有源層222下方的矽襯底220中。在nFET區中，鰭240豎直地延伸穿過拉伸性矽有源層232並進入厚SiGe層230。在鰭形成之後，去除各自帶有鰭圖案的襯墊氧化物242和鰭硬 掩模。為下一個工藝步驟做準備，用鰭間氧化物244填充鰭240之間的空間。然後將鰭間氧化物244平坦化以重新建立墊氧化物242：略高於鰭240和鰭間氧化物244。

在214處，根據如在圖5A至圖5C中示出的一個實施例，在pFET有源區與nFET有源區之間製作基本上平行於鰭240的平行切口252和橫向於鰭240的豎直切口254。首先，在襯墊氧化物242的頂部形成SiN切割硬掩模250。然後在SiN切割硬掩模250中將平行切口252圖案化，如圖5A、圖5C中所示。然後通過蝕刻將圖5A中所示的平行切口252的圖案轉移到襯底220，使得平行切口252在厚SiGe層230和矽襯底220之間向下延伸到切口深度245。在圖5B、圖5C中，切口深度245被示為略低於SiGe深度d。然而，通常，切口深度245可以小於、等於或大於厚SiGe層230的深度d，雖然切口深度245大於厚SiGe層230的深度d可以是有利的。

接著，在隨後的光刻步驟中，在切割硬掩模250中將豎直切口254圖案化，如圖5A、圖5B中所示。然後通過蝕刻將圖5A中所示的豎直切口254的圖案轉移到襯底220，使得豎直切口254在厚SiGe層230和矽襯底220之間向下延伸到平行切口252大約相同的切口深度245，如圖5B中所示。切口252、254中的每一個由此產生鄰近厚SiGe層230的下部部分的三個自由表面253。豎直切口254的深度可以小於、等於或大於平行切口252的深度。

由於製作了平行切口252，厚SiGe層230在平行於有源層222和232的水平方向上部分或完全彈性地弛豫(rSiGe)。這樣的彈性弛豫將厚SiGe層230從壓縮性應變層變換成鑲入在矽襯底220中的應變弛豫的SiGe區258。彈性弛豫發生時不會產生缺陷，這否則將在依賴於塑料弛豫的常規工藝中發生。同樣地，由於製作了豎直切口254，應變弛豫的SiGe區258經受雙軸彈性弛豫，其中，SiGe在所有方向上完全彈性地弛豫，也不會產生缺陷。在製作切口252、254的相同的時間，從壓縮性SiGe有源層222分割上覆外延矽有源層232，並且將外延矽有源層232變換成雙軸拉伸性應變膜。所得的拉 伸性矽有源層243提供nFET鰭內的優異的電子遷移率。同時，拉伸性矽有源層243的任一側的壓縮性SiGe有源層222仍然完全壓縮性應變，以提供pFET鰭內的優異的空穴遷移率。以這種方式，獨立地調整pFET中的壓縮性應變和nFET中的拉伸性應變。

在216處，根據如在圖6A至圖6C中示出的一個實施例，從切割硬掩模250剝離光刻膠並且以氧化物填充切口252、254，由此分別產生絕緣區262、264。絕緣區262、264將nFET和pFET彼此電絕緣。與通常的傾斜側對比，絕緣區262、264具有基本上直的豎直側。然後在去除切割硬掩模250之前，將絕緣區262、264內的氧化物平坦化，以在切割硬掩模250上停止。然後使氧化物進一步凹進，以便從鰭240去除襯墊氧化物242。絕緣區262、264可以延伸超出鰭240的頂部，如圖6B、圖6C中所示。

在218處，根據如在圖7A至圖7C中示出的一個實施例，橫向於鰭240形成柵極結構255。鰭式FET器件的柵極結構255環繞每個鰭的三側，以便比在常規的平面型器件中更精確地控制其中的電流流動。柵極結構255包括柵極電介質266和柵極268，例如，該柵極可以由多晶矽製成。替代性地，柵極268可以由金屬製成，或者它最初可以由多晶矽製成並且以後使用如本領域中公知的替代金屬柵極工藝由金屬替代。首先，部分地去除絕緣區262、264內的氧化物，向下到襯底220的表面。接著，在鰭240之上形成柵極電介質266，例如SiO2、HfO2等的薄層。最後，在柵極電介質266的頂部形成厚多晶矽柵極268，並且以通常的方式以橫向於鰭的特徵將柵極電介質266和多晶矽柵極268圖案化。

在219處，根據一個實施例，對源極區和漏極區進行摻雜。可以使用現有的柵極結構255作為掩模通過離子注入或等離子體注入或其組合來對p型壓縮性SiGe有源層222和n型拉伸性矽有源層232的源極區和漏極區進行摻雜。替代性地，可以從源極區和漏極區外延生長升高的源極區和漏極區並且對其進行原位摻雜。使用任一技術，自對準摻雜步驟完成共整合的nFET器件和pFET器件的形成。

圖8示出了根據替代實施例的製造與具有拉伸性應變的n型鰭式FET或nFET共整合的具有壓縮性應變的p型鰭式FET或pFET的方法300中的一系列步驟。在該方法300中，一些步驟以不同的順序發生，例如，在絕緣區262、264之後形成鰭240。

圖9和圖10示出了根據包括步驟302至320的方法300形成的結構320a、320b的示例性橫截面圖。結構320a、320b示出了步驟314之後的nFET和pFET，該步驟314是在絕緣區264的完成之後，但在316處的鰭240的形成之前。在圖9中，絕緣區264a延伸到低於應變弛豫的SiGe區258的深度d的深度245a。在圖10中，絕緣區264b延伸到高於應變弛豫的SiGe區258的深度d的深度245b。示例性方法300中的步驟的順序在其他方面類似於方法200中的步驟的順序。如在方法200中，通過方法300製作的絕緣區262和264可以延伸到小於、等於或大於限定了應變弛豫的SiGe區258的邊界的溝槽的深度的深度，同時仍引起SiGe的弛豫以及矽有源層232中的拉伸性應變。

將理解的是，儘管出於說明的目的在此描述了本披露的多個特定的實施例，在不背離本披露的精神和範圍的情況下可以進行各種修改。相應地，除所附權利要求書之外，本披露不受限制。

鑑於以上詳細的描述，可以對這些實施例做出這些和其他改變。總之，在以下權利要求書中，所使用的術語不應當被解釋為將權利要求書局限於本說明書和權利要求書中所披露的特定實施例，而是應當被解釋為包括所有可能的實施例、連同這些權利要求有權獲得的等效物的整個範圍。因此，權利要求並不局限於本披露的範圍。

以上所描述的各個實施例可以被組合以提供進一步的實施例。在本說明書中所提及的和/或在申請資料表中所列出的所有美國專利、美國專利申請出版物、美國專利申請、國外專利、國外專利申請和非專利出版物都以其全文通過引用結合在此。如果有必要，可以對實施例的各方面進行修改，以採用各專利、申請和公開的概念來提供更進一步的實施例。