基於軟核cpu技術的電能質量監測專用集成電路的設計方法

2023-04-29 07:09:46 2

專利名稱：基於軟核cpu技術的電能質量監測專用集成電路的設計方法
技術領域：
本發明屬於電能質量監測技術領域的專用集成電路設計方法，特別涉及一種基於軟核CPU技術的電能質量監測專用集成電路的設計方法。
背景技術：
隨著電力系統的發展和電網中各類非線性負荷的不斷增加，電能質量 的監測、管理和控制己越來越受到各方關注。電能質量監測儀是實現電能 質量監測和管理的重要工具和手段。目前市面上的電能質量監測裝置，儘管形式各異，但實現的方式都是 採用以微處理器為核心的電路，對電能質量各個指標進行採樣和計算，達 到對電能質量監測的目的。到目前為止，硬體電路的核心都是微處理器， 監測的精度取決於微處理器性能的高低。但是，微處理器在發揮控制優勢的同時，也有一些固有不足，直接影響了電能質量監測的精度和監測儀的穩定性。主要問題分為兩類一類是純技術問題，如軟體設計流程、接口器件的選擇或抗幹擾措施應用的合理性問題等，這些問題通常屬於可解決之列。另一類則直接與微處理器本身相關，屬於不可克服的缺點。這些缺點和不足主要體現在以下幾個方面1)資源利用率低。由於電能質量監測的指標較多，而且對實時性要求比較高，通常在微處理器選型上會遇到有的資源不足，而有的資源冗餘的情況。由於輸入輸出信號具有多樣性，採用微處理器提供的通用i/o來處理，需要增加很多外圍電路來配合，增加了分立元件的使用，增大了硬體 電路的面積，系統可靠性會降低；
2) 指令執行效率低。電能質量監測儀採用的微處理器都採用的是串行 指令執行方式，因而其工作速度和效率的提高也受限於該工作方式，其速 度不能滿足大數據量算法對數據處理的要求，而為了達到高的處理速度， 通常需要多個處理器協調工作， 一方面增加了電路的複雜程度，影響了可 靠性，另一方面，多處理器的協調與工作分配以及相應的軟體開發也較複雜，進一步提高處理能力的空間有限；3) 程序指針易受幹擾。微處理器一旦方案確立，就是通過軟體實現功 能。在強幹擾或某種偶然條件下，微處理器的程序指針可能越出正常的程 序流程，出現所謂的"跑飛"狀態，在設計中需要採用相應的軟硬體措施 來防止監控單元誤動作等意外情況的發生。4) 微處理器硬體系統結構固定。硬體系統構成方案一旦確定，惟一任 務就是依據既定的指令系統來編程，除了系統功能和算法可以通過軟體改 變外，系統的性能和指標已無從改變，設計空間已被選定的硬體性能所界 定。這些都屬於通用微處理器所固有的問題，要解決這些問題必然要探索 其它的途徑。專用集成電路為電能質量監測的硬體設計提供了一個新的發 展途徑，在速度、性能、可靠性、系統靈活性、體積及保密性等方面較通 用集成電路都有很明顯的優勢。研究設計面向電能質量監測的具有自主知 識產權的系統級專用集成電路具有重要的意義。發明內容本發明的目的在於，提供一種基於軟核CPU技術的電能質量監測專用 集成電路的設計方法。為了實現上述任務，本發明採取如下的技術解決方案一種基於軟核CPU技術的電能質量監測專用集成電路的設計方法，其特徵在於，該方法在構建的電能質量監測器設計平臺上進行電能質量監測
專用集成電路的設計，該電能質量監測器設計平臺的硬體電路包括一個現場可編程門陣列FPGA，在現場可編程門陣列FPGA上連接有 電源模塊、復位模塊、ADC電路、系統時鐘、整形電路、液晶顯示模塊、 通信模塊、報警模塊以及鍵盤；其中，ADC電路、整形電路負責對電量信 號進行模擬數字變化，以便處理；液晶顯示模塊、鍵盤、通信模塊、報警 模塊負責人機互動和通信；電源模塊、復位模塊負責整個平臺的供電與重 新初始化；電能質量監測專用集成電路的設計具體包括下列步驟1) 電能質量監測專用集成電路結構設計根據電能質量監測專用集成電路的功能要求，確定數據採集功能、數 據處理功能、人機互動功能以及通信功能四部分，將現場可編程門陣列 FPGA劃分為用戶邏輯功能區域和內嵌的Nios II數據處理系統，並與片外 存儲器連通；其中，NiosII數據處理系統包括NiosIICPU、片內存儲器、 串口RS—232，鍵盤、液晶模塊，用於實現複雜的人機互動、通信、報警、 數據記錄功能，充分發揮微處理器採用軟體實現複雜控制功能的優越性； 用戶邏輯功能區域包括數據採集模塊和數據處理模塊；2) 電能質量監測專用集成電路內部模塊間數據流結構的設計 規範集成電路內部數據流結構，設計模塊之間的連接方法和工作時序配合方法，以數據驅動各個處理單元之間的協同工作；3) 電能質量監測專用集成電路相關優化方法優化設計的目的是在實現相同功能的條件下，減少資源的使用，提高 系統的速度，根據算法的特點從組合邏輯、狀態機設計、全局時鐘設計、 資源分配等方面採取了優化措施，使設計在資源利用和速度性能上都得到 了優化；4) 採用軟核CPU代替傳統的硬核微處理器
根據設計，按需要進行配置，能夠擴展設計性能和特性來滿足系統參 數的改變，從而避免出現硬體過時的風險；5)針對電能質量監測對象的特點，合理選擇算法，用硬體描述語言VHDL編寫功能模塊，實現對電能質量的監測。本發明設計的電能質量監測專用集成電路，可以代替傳統電能質量監 測器中的核心微處理器。通過硬體邏輯電路代替原微處理器中的功能軟體 實現對電能質量參數的分析運算，最終完成對電力系統現場運行參量與狀 態的監測，實現對故障進行報警和事件記錄、人機互動以及上位機通信等功能。所設計的電能質量監測專用集成電路，在現場可編程門陣列FPGA (Field Programmable Gate Array)的測試驗證硬體平臺上完成驗證，證明 了整個專用集成電路用於電能質量監測的正確性和合理性，最後通過FPGA 向ASIC進行無縫轉化。


圖1是電能質量監測器設計平臺的硬體電路框圖；圖2是專用集成電路的結構示意圖；圖3是專用集成電路中用戶邏輯區域結構示意圖；圖4是ADC控制器接口框圖；圖5是數據處理模塊結構圖；一 圖6是FFT模塊結構框圖；圖7是各次諧波含有率結構框圖；圖8是總諧波畸變率結構框圖；圖9是有效值模塊結構圖；圖IO是三相電壓不平衡度結構框圖；圖11是有功功率計量模塊結構框圖；圖12是Nios II讀數的控制解碼模塊結構框圖13是Nios II系統配置及其地址映像； 圖14是設計完成的Nios II系統外部框圖； 圖15是FPGA硬體實物圖；為了更清楚的理解本發明，以下結合附圖和發明人給出的實施例，對 本發明作進一步的詳細說明。
具體實施方式
本發明的基於軟核CPU技術的電能質量監測專用集成電路的設計方法，按照通用的系統級專用集成電路自頂向下的設計方法進行設計。包括以下步驟1) 電能質量監測器功能在專用集成電路內部的映射 將功能劃分正確映射到專用集成電路的不同軟硬體資源上，對於實時性要求高、運算量大的功能映射為一個精確的硬體模塊，具有並行性；對於實時性要求不高、控制邏輯複雜的功能映射為一個特定進程的任務，通過內嵌的CPU軟核，利用軟體實現。這樣可以保證設計的專用集成電路既保證核心功能具有運算速度快、 運行穩定可靠的優點，同時又具有較好的靈活性，可以根據需要利用軟體 調整。2) 電能質量監測專用集成電路系統總體設計根據專用集成電路的內部功能映射，對專用集成電路進行總體設計， 確定系統的各個功能模塊。本專用集成電路將內部電路分為兩個邏輯區域:用戶邏輯區和內嵌的CPU軟核區。其中用戶邏輯區負責實時性高、運算速度快的功能，包括數據採集模塊、電能質量數據處理模塊。數據採集模塊主要完成頻率測量和A/D控 制；電能質量數據處理模塊包括FFT運算、有效值運算、功率計量、諧波 分析、三相不平衡度運算、電壓暫降與中斷時間計量和電壓超限率的計量。
內嵌CPU軟核區在專用集成電路中構建一個內嵌的CPU軟核，以完成邏輯比較複雜的人機互動和通信功能。3) 電能質量監測專用集成電路內部模塊間數據流結構的設計由於該專用集成電路內部模塊多，數據交換頻繁複雜，因此規範了集 成電路內部數據流結構，設計模塊之間的連接方法和工作時序配合方法， 以數據驅動各個處理單元之間的協同工作。4) 電能質量監測專用集成電路相關優化方法優化設計的目的是在實現相同功能的條件下，減少資源的使用，提高 系統的速度。本發明根據電能質量監測算法的特點從組合邏輯、狀態機設 計、全局時鐘設計、資源分配等方面採取了優化措施，使設計在資源利用 和速度性能上都得到了優化。5) 電能質量監測專用集成電路中利用IP核代理具體硬體 在系統開發中，IP Core (Intellectual Property Core,智慧財產權核)是最方便的設計方案，將其加入到任何標準硬體描述語言中，完成特定的功能 而不改變原來的設計程序；另外它基本不依賴於特定的硬體結構，即具有 硬體通用性，因而易於更新、升級。本設計中的功能模塊都是採用硬體描 述語言編寫的IP來實現的，而且在設計中利用嵌入式CPU軟核一一Nios II， 替代傳統的硬核微處理器，避免了增添額外硬體電路，不僅節約了系統的 成本、降低了結構的複雜性和系統功耗，而且避免由於硬體限制，導致系 統的能單一，不易升級和功能擴展。6) 電能質量監測專用集成電路驗證平臺的設計 電能質量監測專用集成電路從設計、仿真到驗證都需要平臺的支持。該平臺根據電能質量監測器的結構進行設計，將可編程的專用集成電路作 為核心器件，提供標準化的外圍模塊，用於驗證專用集成電路設計的正確 性。
以下對各部分進行進一步的詳細說明。1、 電能質量監測器設計平臺進行電能質量監測專用集成電路的設計必須有相應的設計開發平臺。 圖1所示的是本發明構建的電能質量監測器設計平臺，該電能質量監測器設計平臺由驗證專用集成電路設計的現場可編程門陣列FPGA及相應外圍 模塊構成，其中現場可編程門陣列FPGA作為核心，在現場可編程門陣列 FPGA上連接有電源模塊、復位模塊、ADC電路、系統時鐘、整形電路、 液晶顯示模塊、通信模塊、報警模塊以及鍵盤；其中，ADC電路、整形電 路負責對電量信號進行模擬數字變化，以便處理；液晶顯示模塊、鍵盤、 通信模塊、報警模塊負責人機互動和通信；電源模塊、復位模塊負責整個 平臺的供電與重新初始化；利用這一平臺就可以設計電能質量監測專用集 成電路。2、 專用集成電路的結構根據電能質量監測對專用集成電路的功能要求，設計了其結構，圖2 為結構示意圖。根據功能，將FPGA劃分為兩個主要的功能區用戶邏輯 功能區和內嵌的CPU軟核區(NiosII處理器功能區)。數據採集和數據處 理模塊都由用戶邏輯功能區實現。利用內嵌的Nios II CPU實現複雜的人機 交互、通信、報警、數據記錄等功能，充分發揮微處理器採用軟體實現復 雜控制功能的優越性。圖3所示的為用戶邏輯區域結構，用戶邏輯區域主要完成數據採集、 數據處理的功能，即頻率測量和控制A/D轉換器進行模擬信號的採樣， 然後將轉換成的數位訊號送給數據處理模塊，進行FFT運算、有效值運算、 功率計量、諧波分析、三相不平衡度運算、電壓暫降與中斷時間計量以及 電壓超限率的計量，最後將運算結果存入片內雙口 RAM中，等待Nios II 處理器的訪問。根據功能模塊的劃分，設計了電能質量監測儀中用戶邏輯
區域的並行結構，並通過一些輔助控制模塊完成整個區域的功能。3、 集成電路中數據採集模塊的設計數據採集模塊是通過硬體描述語言VHDL編寫的IP核，目前可以完成 針對設計平臺所採用MAX125進行的模擬數字轉換，如果實際設計中需要 採用其他的A/D轉換器，只需重新設計相應的邏輯。傳統數據採集方式都是採用固定時間間隔的採樣控制方式，這種方式 有一定的弊端，本設計則利用數字倍頻器對跟蹤電網頻率的待測方波信號 進行數字倍頻，從而得到ADC控制器的採樣觸發脈衝clko。倍頻模塊的系 數由待測信號每周波的採樣點數N確定，採樣點數為每周波128點，採樣 間隔即為156.25us。選用的A/D轉換器是MAX125，該晶片是14位精度， 單通道轉換速度為3us的A/D轉換器。 一片MAX125內部具有4個採樣保 持器，可實現4通道同時轉換，對外可接8通道的模擬信號輸入。8個通道 的模擬信號送入MAX125，等待A/D轉換器進行採樣。數字倍頻器每輸出 一個有效的採樣觸發信號clko， ADC控制器就完成一次預設通道號的採樣 操作，然後停止等待下一個觸發脈衝的到來，數據採集模塊的結構框圖如 圖4所示。4、 專用集成電路中數據處理模塊的設計數據處理是電能質量監測專用集成電路的核心，它包括諧波分析、有 效值、三相不平衡度、電壓暫降與中斷時間、電壓超限率、功率分析、輔 助功能等模塊。圖5為數據處理模塊的結構示意圖。 1)諧波分析模塊諧波分析是電能質量監測中的重要內容。諧波分析模塊包括FFT模塊， 它是完成諧波分析的基礎。 A. FFT模塊FFT是傅立葉變換的一種快速算法，已成為諧波分析運用比較成熟的 一種方法，本設計通過VHDL編寫的IP核，配合控制模塊和各次諧波幅值 模塊構成FFT模塊。在FFT—CONTROL模塊的控制下，FFT—ON_CHIP模 塊從雙口 RAM中獲取A/D轉換所得當前128點的數據，配合所需的控制 信號進行FFT運算，然後將所得結果的實部、虛部和指數值送入後處理 FF1^AMP模塊，最終得到當前128點的各次諧波幅值。本設計通過對系統 時鐘進行2倍頻，得到與全局時鐘同相位的100MHz時鐘信號。在該時鐘 信號下， 一次FFT運算時間是12.895jas，計算8個通道所需時間則縮短為 103.16pS，這樣FFT模塊就可以每採樣一次都對當前值進行一次FFT運算， 得到最高至63次的諧波值。FFT模塊如圖6所示。 B.各次諧波含有率模塊各次諧波含有率運算核心是除法運算，直接利用自行設計的除法模塊， 再配合兩個控制模塊進行讀寫控制。控制模塊1提供將FFT模塊輸出結果 寫入雙口 RAM的寫時序信號，控制模塊2提供讀取雙口 RAM中數據的讀 時序信號、除法模塊的控制信號以及輸出有效信號和地址信號。當start信 號有效時，為配合FFT模塊的時鐘頻率，控制模塊1就在100MHz時鐘下 依次將FFT模塊的8個通道的計算結果送入雙口 RAM,然後發出一個 50MHz時鐘周期寬度的有效信號over,控制模塊2檢測到over信號有效時， 則在全局時鐘下從雙口 RAM中獲取數據，依次對8個通道的各次諧波含 有率進行一次計算。每次獲取一組被除數和除數以信號st啟動除法器，待 除法器計算完畢後，接收到除法器發出的done有效信號時將計算結果輸出 到該模塊外部的雙口 RAM中，再次獲取下一組被除數和除數進行下一輪 計算。需要說明的是，由於FFT模塊計算得出的各次諧波幅值結果呈對稱 狀態，即基波到第63次諧波與第64次諧波到第127次諧波呈中心對稱， 為了節省片內資源，只需獲取基波到第63次諧波的數據存入雙口 RAM中。 如圖7所示。
C.總諧波畸變率模塊包含平方、累加、開方和除法運算。其中，開方算法是採用近似的查 找表法，除法運算利用自行設計的除法模塊。設計兩個控制模塊，控制模 塊1的功能與上述各次諧波含有率模塊中控制模塊1的功能類似，控制模 塊2的功能是在各次諧波含有率模塊的基礎上多增加了平方、累加和開方 模塊的使能信號，從而按照時序調度各功能子模塊。結構框圖如圖8所示。 2)有效值模塊及後續模塊在電能質量監測指標中大多都要用到有效值，利用有效值可以進行諸 多指標的計算測量，如三相不平衡度、電壓暫降與中斷時間、電壓超限率 等。A. 有效值模塊如圖9所示。有效值模塊的輸入數據是通過FFT模塊控制而獲得，雙 口 RAM中當前128個數據同時送給FFT模塊和有效值模塊。在FFT模塊 的控制信號rms—rden有效的情況下，依次將8個通道的數據送入有效值模 塊進行處理。在有效值模塊中，通過設計一控制器產生控制信號對圖9中 各模塊進行時序調度，例如對累加器進行啟動和清零等，以滿足運算時序 的要求。其中，需要說明的是由於FFT模塊採用了 lOOMHz時鐘，因此產 生的有效值模塊啟動信號rms—rden將是100MHz時鐘的一個周期寬度。為 了與此信號匹配，有效值模塊中的控制器也將在100MHz時鐘下把雙口 RAM中的數據送入到有效值模塊的存儲器中，其他計算模塊仍然在50MHz 時鐘下運行。B. 三相不平衡度模塊採用2ms的start信號作為三相不平衡度模塊的使能信號。當start信號 有效時，獲取有效值模塊輸出的8個通道的有效值存入雙口 RAM中，等 待三相不平衡度模塊進行處理。本設計在三相不平衡度模塊中設計了兩個
控制模塊，控制模塊1提供將有效值模塊輸出結果寫入雙口 RAM的寫時 序信號，控制模塊2提供讀取雙口 RAM中數據的讀時序信號和子功能模 塊的控制信號。當start信號有效時，控制模塊1在50MHz全局時鐘下依 次將8個通道的有效值結果送入雙口 RAM，然後發出一個時鐘周期寬度的 有效信號over，控制模塊2檢測到這個信號有效時，則獲取三相電壓有效 值進行進算。電流三相不平衡度與電壓三相不平衡度類似。結構框圖如圖 IO所示。3) 功率測量模塊本設計採用離散法測量功率。設計有功功率模塊時，為了避免u (n) 和i (n)的不同步，需等待同一個採樣點8個通道的採樣全部完成後，才 啟動功率計量模塊，只要能夠在下一個採樣點開始之前完成功率計算，就 可以保證計算的正確性。因此,在A/D模塊中增加一個flag信號，當Maxl25 進行完一次8個通道的採樣後，產生一個周期寬度的flag信號，用於指示 該次轉換完成。功率計量模塊檢測到flag信號有效時，使能功率模塊。有 功功率計量模塊，通過兩個控制模塊對數據的讀寫和運算進行控制。結構 框圖如圖ll所示。在設計視在功率模塊時，根據有效值模塊計算結果，將其8通道16位 的有效值寫入一雙口RAM中，然後進行計算。類似於有功功率計量模塊， 在兩個模塊的控制作用下，視在功率計量模塊從雙口 RAM中獲取所需通 道的有效值，送入乘法模塊進而得到計算結果。4) 輔助模塊的設計整個系統裝置除了主要的功能性模塊之外，還需要一些輔助模塊，包 括雙口RAM、 FIFO、除法模塊、NiosII讀數的控制模塊等，以滿足用戶邏 輯區域設計的需要。A.數據傳輸模塊
由於本設計採用的是數據流結構進行用戶邏輯區域的設計，為了各模塊能協同工作，在模塊間的連接方法上是通過片內雙口 RAM作為輔助模 塊來協調實現的。因此，在模塊間並行工作的時間上就需要滿足一定要求，即各模塊處理速度的時間要小於輸入數據緩衝區數據的刷新時間間隔， 以保證各模塊都能及時響應數據處理，使數據從一個模塊流向下一個模塊，避免出現數據阻塞。用戶邏輯區域雙口 RAM與其他功能模塊連接框圖如 圖5所示。A/D轉換後的結果存放在兩個預設的雙口 RAM中，分別用於數據採集 模塊和FFT模塊、有效值模塊以及功率計量模塊之間的數據配合。在圖5 中FIFO用來配合與FFT模塊和有效值模塊相連的雙口 RAM,以避免數據 採集和數據處理模塊對其操作時發生的讀寫衝突。由於功率計量需要同時 對兩路通道信號值進行處理，不同於FFT和有效值計算只對單通道進行計 算，因此，A/D轉換後的數據存儲方式與FFT和有效值模塊不同，需在數 據採集模塊和功率計量模塊之間另開闢一塊存儲區。同樣，FFT模塊、有效值模塊與後續諧波分析模塊(各次諧波含有率 模塊和總諧波畸變率模塊)、三相不平衡度模塊之間也是通過雙口 RAM進 行數據的配合。由於FFT和有效值按單點計算，刷新頻率快(每156.25us 刷新一次)，而後續諧波分析和三相不平衡度的監測標準實時性不要求太 高，且計量結果都是以整周期數據為基礎，可以按整周期進行處理，因此 就需要把FFT和有效值按整周期計算結果分別導入另外一組雙口 RAM以 備後續諧波分析模塊和三相不平衡度模塊讀取計算。B.與NiosIICPU進行數據交互的控制模塊為了與軟核CPU數據交互，數據處理結果需分別存入片內雙口 RAM 中，當軟核CPU訪問某個數據處理模塊存入雙口 RAM中的數據時，只要 軟核CPU給出對應模塊的讀有效信號和地址信號即可。其中，由於數據處
理結果分別寫入各自雙口 RAM的頻率不同，對於軟核CPU—Nios II以固 定時間間隔來讀取數據則容易出現讀寫衝突。軟核CPU是固定時間間隔發 出一次讀信號讀取全部數據，如果數據處理子功能模塊寫入雙口 RAM的 頻率相對於軟核CPU發出的讀信號頻率過高，那麼極有可能在寫周期的時 候軟核CPU永遠都無法讀取該子功能模塊的處理結果。所以，本設計另外 開闢一組中間雙口 RAM1，並配合控制器來協調讀寫衝突以避免上述情況 的發生，其結構框圖如圖12所示。當軟核CPU片選信號有效時，軟核處理器在全局時鐘下讀取該片選信 號所對應模塊的數據，以enl為例具體實現如下當片選信號enl有效時， 軟核處理器讀取RAMI中數據，RAM將不會向RAMI中導入數據。當enl 無效時，査詢寫入RAM的寫地址信號wraddr或採樣控制信號clko是否為 全l，若為全1表示其子功能模塊已向RAM寫入了整周期的全部數據，此 時可由RAM向RAMI中導入數據，完畢後回到初始狀態繼續查詢enl信 號；wraddr不全為1表示其子功能模塊尚未向RAM寫入全部結果，將繼 續處於等待狀態。該過程中，從RAM向RAMI導入數據及等待過程已屏 蔽掉enl信號，使得子功能模塊導入RAM的過程與軟核處理器讀取數據的 過程相互隔離。5、內嵌的CPU軟核一一NiosII處理器所謂"軟核"，就是指未在矽片上固化，使用時需要藉助EDA工具對 其進行配置並下載到可編程晶片中的IP核。Nios II是一種軟核(Soft-Core) CPU。設計的32位Nios11處理器採用了哈佛結構，數據總線和指令總線分 開。為了調試方便，集成了一個JTAG調試模塊。創建NiosII32位CPU模塊後，根據系統要實現的功能，Nios II處理 器需要的外圍器件有LCD、按鍵、LED、通信接口 、 FLASH存儲器、SRAM 存儲器。根據所用到的外設和器件特性，從SOPC Builder中建立系統要添 加的模塊包括按鍵PIO、 LCD PIO、 LED PICK外部總線(Avalon三態橋)、 外部RAM接口 、外部FLASH接口 、RS-232接口和與用戶邏輯區域的接口 。 在EDA軟體中給Nios II系統中的各個組件指定各自的基地址，將 FLASH的基地址設置為0x00000000，並且鎖定，以便於軟體在FLASH存 儲器中存儲的地址而不用考慮偏移地址值。完整的系統配置及其地址映像 如圖13所示。安排外部存儲器地址和範圍，為外圍設備和接口設置所需的中斷優先 級，配置外圍設備建立和保持所需條件，設定用於初始化片內ROM、 RAM 的文件。在Nios II系統編譯完成後，生成外部框圖。按照電能質量監測儀 要求，配置設計完成Nios II軟核CPU系統，最終生成的系統模塊如圖14 所示。根據以上設計步驟完成的電能質量監測專用集成電路樣品如圖15所示。
權利要求
1.一種基於軟核CPU技術的電能質量監測專用集成電路的設計方法，其特徵在於，該方法在構建的電能質量監測器設計平臺上進行電能質量監測專用集成電路的設計，該電能質量監測器設計平臺的硬體電路包括一個現場可編程門陣列FPGA，在現場可編程門陣列FPGA上連接有電源模塊、復位模塊、ADC電路、系統時鐘、整形電路、液晶顯示模塊、通信模塊、報警模塊以及鍵盤；其中，ADC電路、整形電路負責對電量信號進行模擬數字變化，以便處理；液晶顯示模塊、鍵盤、通信模塊、報警模塊負責人機互動核通信；電源模塊、復位模塊負責整個平臺的供電與重新初始化；電能質量監測專用集成電路的設計具體包括下列步驟1)電能質量監測專用集成電路結構設計根據電能質量監測專用集成電路的功能要求，確定數據採集功能、數據處理功能、人機互動功能以及通信功能四部分，將現場可編程門陣列FPGA劃分為用戶邏輯功能區域和內嵌的Nios II數據處理系統，並與片外存儲器連通；其中，Nios II數據處理系統包括Nios II CPU、片內存儲器、串口RS-232，鍵盤、液晶模塊，用於實現複雜的人機互動、通信、報警、數據記錄功能，充分發揮微處理器採用軟體實現複雜控制功能的優越性；用戶邏輯功能區域包括數據採集模塊和數據處理模塊；2)電能質量監測專用集成電路內部模塊間數據流結構的設計規範集成電路內部數據流結構，設計模塊之間的連接方法和工作時序配合方法，以數據驅動各個處理單元之間的協同工作；3)電能質量監測專用集成電路相關優化方法優化設計的目的是在實現相同功能的條件下，減少資源的使用，提高系統的速度，根據算法的特點從組合邏輯、狀態機設計、全局時鐘設計、資源分配等方面採取了優化措施，使設計在資源利用和速度性能上都得到了優化；4)採用軟核CPU代替傳統的硬核微處理器根據設計，按需要進行配置，能夠擴展設計性能和特性來滿足系統參數的改變，從而避免出現硬體過時的風險；5)針對電能質量監測對象的特點，合理選擇算法，用硬體描述語言VHDL編寫功能模塊，實現對電能質量的監測。
2.如權利要求1所述的基於軟核CPU技術的電能質量監測專用集成 電路的設計方法，其特徵在於，所述的數據採集模塊包括測頻模塊、A/D 控制器和雙口 RAM;所述的數據處理模塊包括數據處理控制器、FFT運算、有效值運算、 功率計算、諧波分析、三相不平衡度運算、電壓暫降與中斷時間計量、電 壓超限率計量和雙口 RAM。
全文摘要
本發明公開了一種基於軟核CPU技術的電能質量監測專用集成電路的設計方法，該方法所設計的集成電路通過各個功能模塊協同工作完成電能質量監測的主要功能，這些模塊分別映射到專用集成電路的硬體和軟體資源上完成。該專用集成電路被劃分為用戶邏輯區域和內嵌的CPU軟核區域，其中用戶邏輯區完成數據採集、數據處理等功能，這部分主要是通過用硬體描述語言VHDL編寫功能模塊來實現電能質量監測的；嵌入式軟核CPU-NiosII處理器通過軟體完成複雜人機互動功能和通訊功能。本發明設計的電能質量監測專用集成電路，最終通過了基於可編程門陣列的平臺驗證，證明了整個專用集成電路用於電能質量監測的正確性和合理性。
文檔編號G06F17/50GK101162479SQ20071001901
公開日2008年4月16日 申請日期2007年11月6日 優先權日2007年11月6日
發明者宋政湘, 張國鋼, 博 牛, 王建華, 耿英三, 胡曉菁 申請人:西安交通大學