高速協調控制網絡及節點晶片的製作方法

2023-05-25 12:25:26

專利名稱：高速協調控制網絡及節點晶片的製作方法
技術領域：
本發明屬於工業控制領域，具體是一種高速協調控制網絡及節點晶片。
背景技術：
目前，使運動控制技術與網絡技術有機結合，即基於網絡的運動控制技術研 究，在國內外尚處於發展階段。通過對基於網絡的運動控制技術進一步深入研究和開發 應用，以形成在網絡環境下的運動控制所需的開放性、同步性、可重構性、可移植性、 可裁剪性、實時網絡性以及高可靠性的控制系統，將有助於充分利用現有豐富的PC軟/ 硬體資源、低成本且可共享的網絡資源，改造傳統數控裝備製造業，並為許多高科技產 品的開發奠定關鍵技術基礎。 高性能運動網絡要求嚴格管理的同步體制來保證多個軸之間的同步和實時更 新。儘管乙太網為採用分布控制的一般用途的應用提供足夠的性能，但它的實時性差， 難以滿足多機構協調動作的要求。在這些情況下，就需要一個快速同步網絡，將集中運 動處理器的指令實時送到協調動作的多個執行機構。 現有技術中，Synqnet網絡已經被用於工業控制，Synqnet網絡中，控制計算機 完成人機互動、刀具補償、解碼、校驗等工作，將運算結果通過Synqnet總線傳給電機控 制器，各運動參數再由電機控制器通過Synqnet傳至各運動軸，從而實現各軸的運動。運 動中的粗插補與各軸的運動控制協調由電機控制器(主節點)完成，Synqnet各節點只完 成單軸的運動控制及參數傳遞。這樣，造成電機控制器的負荷太重，網絡中傳輸的數據 太多，易造成網絡阻塞等故障，實時性不高。

發明內容
為了解決現有技術中存在的上述問題，本發明提出一種新的高速協調控制網絡 及節點晶片，具體技術方案如下 —種高速協調控制網絡，包括主控計算機、主節點和從節點；所述主控計算機 與主節點通過局部總線連接；所述主節點與一個或多個從節點通過總線通信；所述從節 點連接控制一個或多個執行機構； l)先由主控計算機把多點運動控制指令數據傳送給主節點；2)然後主節點通過 所述總線把指令數據傳給各個從節點；3)最後由從節點根據所述指令數據控制一個或多 個執行機構， 所述從節點採用無CPU結構； 所述步驟2)中，主節點先對收到的主控計算機傳來的指令數據進行處理，再把 處理得到的指令數據傳給相應的從節點；步驟3)中，由從節點接收所述指令數據，根據 指令數據，獨立控制執行機構之間協調動作。 所述總線的物理介質是基於乙太網的物理層結構，即主節點與從節點之間採用 IEEE802協議的物理層介質接口 PHY，數據線纜是乙太網線纜。
所述主節點完成指令數據的發送和從節點接收狀態的接收；所述從節點採用
FPGA;所述從節點的FPGA完成指令數據的接收與接收狀態的發送，並根據指令數據對 執行機構進行協調動作控制。 所述步驟2)中，主節點先對收到的主控計算機的指令數據進行處理，轉換得到4 位數據，同時響應數據發送時鐘TXC，在TXC的上升沿把數據發送到所述網絡上；
步驟3)中，從節點接收來自主節點的4位數據，先轉化為16位數據，再進行循 環冗餘碼校驗；如果數據出錯，則向主控晶片發出重發請求；反之，根據指令協調控制 執行機構的動作。 所述步驟2)中，主節點發送數據和從節點接收數據依據先入先出FIFO存入指令 隊列。 所述步驟2)中，所述總線上的數據傳輸的通信協議是 數據發送過程分為兩個階段參數設置與數據發送。參數設置階段，發送模塊 檢測FIFO狀態，計算FIFO中的數據個數，並作為數據封包長度通過PHY發出；數據發 送階段，發送模塊響應發送時鐘TCK的下降沿，根據模塊狀態與FIFO狀況依次將發送 FIFO中的數據發出。 數據接收對應於發送過程，分為參數設置與數據接收兩個階段。參數設置階 段，接收模塊檢測接收隊列FIFO的狀態，計算FIFO中的空餘存儲空間，根據設置封包 所傳參數確定是否開始數據傳送；數據發送階段，接收模塊響應接收時鐘RCK的上身 沿，根據模塊狀態與FIFO狀況依次取走RXD上的4位數據，經校驗無誤後送入接收隊列 FIFO，供運動控制模塊讀取。 所述步驟3)中，從節點控制被控器件的動作是，先根據指令類型分別初始化運 動參數，再進行運動插補，最後送出指令脈衝給相應驅動器；所述運動插補包括直線插 補和圓弧插補。 所述主節點的控制器是主控晶片；主控晶片連接有PHY;主控晶片的數據通過 PHY傳送到所述網絡上；主控晶片包括CPU讀寫邏輯控制模塊、FIFO模塊、16-4位數 據轉換模塊、FIFO狀態監控模塊，數據發送模塊和發送狀態監控模塊；
所述CPU讀寫邏輯控制模塊得到主控計算機傳來的16位指令數據，再把該指令 數據傳到FIFO模塊；16-4位數據轉換模塊把FIFO模塊中的指令數據進行轉換，然後由 數據發送模塊根據FIFO狀態監控模塊得到的FIFO模塊中的數據情況，把16-4位數據轉 換模塊得到的指令數據通過PHY傳送到所述網絡上；同時，數據發送模塊通過發送狀態 監控模塊對從節點中的重發請求進行監控。 所述從節點的控制器包括運動控制晶片；運動控制晶片連接有PHY ;所述運動
控制晶片通過PHY接收所述網絡上的數據；運動控制晶片包括數據接收模塊、轉換模
塊、校驗模塊、FIFO模i央、FIFO狀態控制模塊、指令讀取控制模塊、初始化、直線插補 模塊、圓弧插補模塊和輸出控制模塊； 所述數據接收模塊接收所述網絡上的指令數據，再由轉換模塊把4位指令數據 轉換成16位指令數據，轉換得到的16位指令數據進入校驗模塊進行校驗，校驗合格的指 令數據進入FIFO模塊，如果校驗出錯，則向主節點發送重發請求；所述指令讀取控制模 塊通過FIFO狀態控制模塊監控FIFO模塊中的數據情況，並接收FIFO模塊中的指令數
6據；再把指令數據在初始化模塊中進行初始化運動參數，然後相應地驅動直線插補模塊或圓弧插補模塊，最終由直線插補模塊或圓弧插補模塊通過輸出控制模塊輸出控制。
所述主節點可以採用有CPU或無CPU結構。有CPU結構中，CPU採用MCU;無CPU結構中，主節點採用FPGA。
與現有技術相比，本網絡的有益效果如下 1、本網絡的物理介質是基於乙太網的物理層結構，利用現有的成熟技術可以大大降低研發時間和風險；同時可以實現本網絡的高速傳輸。 2、主節點的工作主要是進行指令數據的轉換和發送/接收，從節點在接收/發送數據的基礎上完成對多運動機構(執行機構可以是多個運動裝置)的協調控制，主、從節點分擔了運動控制工作，這樣兩個節點的控制器無需採用CPU而僅僅採用FPGA即可實現運動控制的全部功能。 3、主、從節點分擔了數據傳輸和運動控制工作，網絡上的通信量少，有利於提高網絡速度和效率。網絡通信的協議和方法使通信的準確性和快速性都得到了保障。
4、 FPGA的資源豐富、運算由硬體完成速度快，本方法提供了一個開放的IP核，本網絡的節點控制器的開發和成本也更加便宜。


圖1是Synqnet的運動控制網絡結構； 圖2是本工業運動控制網絡結構圖； 圖3是本工業運動控制網絡主節點及節點晶片的邏輯結構圖； 圖4是本工業運動控制網絡從節點及節點晶片的邏輯結構圖； 圖5是本工業運動控制網絡數據發送流程圖； 圖6是本工業運動控制網絡數據接收流程圖； 圖7是數字積分法直線插補基本原理圖； 圖8是採用數字積分法流程圖； 圖9是逐點比較法圓弧插補原理圖； 圖10是逐點比較法流程圖。
具體實施例方式
下面結合附圖，以本發明用於多軸運動控制為例對本發明作進一步說明。
參考圖2， 一種高速協調控制網絡，包括主控計算機、主節點和從節點；所述主控計算機與主節點通過局部總線連接；所述主節點與一個或多個從節點通過總線通信；所述從節點連接控制一個或多個執行機構。本例中的執行機構是多個由驅動器驅動的伺服軸。 所述主節點採用有CPU或無CPU結構，由於有CPU結構應用現有技術很容易實現，本例中，給出了無CPU結構的實施方式。所述從節點採用無CPU結構。
主節點的主控(host)晶片接收主控計算機送來的並行數據，根據網絡介質的要求將其轉換為四位數據，同時響應數據傳送時鐘TXC，在TXC的升沿將數據發送到網絡上，供從節點的運動控制(slave)晶片接收。運動控制晶片接收來自主控晶片的四位數據，轉化為16位數據後進行循環冗餘碼校驗(本例中採用16位行循環冗餘碼校驗)，如果數據出錯，則通過自帶的發送功能向主控晶片發出重發請求。反之，根據指令類型分別初始化運動參數，驅動插補模塊(本例中採用圓弧或直線插補)，送出指令脈衝給相應驅動器。由於乙太網物理介質只能傳輸4位數據的的限制，所以必須把16位數據轉換成4位數據進行傳輸。 參考圖3，主控晶片的數據通過PHY傳送到乙太網上；主控晶片包括CPU讀寫邏輯控制模塊、FIFO模塊、16-4位數據轉換模塊、FIFO狀態監控模塊，數據發送模塊和發送狀態監控模塊； 考慮到系統傳輸數據的方便，主控晶片設計中增加了處理器接口。使用過程中，主控晶片從主控計算機接收傳來的並行數據、計算循環冗餘碼(本例中採用16位循環冗餘碼。由於該類循環冗餘碼校驗在現有技術中很常見，本例選用16位循環冗餘碼進行校驗)，根據網絡介質的要求將其轉換為四位數據，同時響應數據發送時鐘TXC，在TXC的升沿將數據發送到網絡上，供運動控制晶片接收。 考慮到實際系統的要求，處理器的總線接口採用16位數據總線。整個控制晶片由CPU讀寫邏輯控制、FIFO、 16-4位數據轉換、FIFO狀態監控，數據發送與發送狀態監控等模塊構成。由於採用了工業乙太網的傳輸介質，因而晶片設計中不含PHY。
晶片工作中，運動控制晶片(slave)收到數據後，根據收到的16位循環冗餘碼判斷數據是否正確，如錯誤，發送重發請求，主控晶片(host)發送狀態監控模塊接收重發請求，通知數據發送模塊重發數據包。 參考圖4，從節點包括運動控制晶片和PHY ;所述運動控制晶片通過PHY接收乙太網上的數據；運動控制晶片包括數據接收模塊、轉換模塊、校驗模塊、FIFO模塊、FIFO狀態控制模塊、指令讀取控制模塊、直線插補模塊、圓弧插補模塊和輸出控制模塊。 晶片接收來自主控晶片的四位數據，轉化為16位數據後進行16為循環冗餘碼校驗，數據出錯，則通過自帶的發送功能向主控晶片發出重發請求。反之，存入FIFO供讀取控制模塊讀取。讀取控制模塊得到控制指令，根據指令類型分別初始化運動參數，驅動圓弧或直線插補模塊，送出指令脈衝給相應驅動器。
參考圖5、 6，主節點和從節點之間的通信。 傳輸過程處理兩類數據封包設置包與數據包，設置封包傳遞傳輸參數，數據封包傳遞數據。
設置封包的結構如下表所示
表1設置封包結構表
繊字及繊設s^據及校驗織字及鄉起遊起始校驗設置數據設置微結束字織機
薩0111參數機碼咖lolio 傳輸過程中，晶片利用四位起始碼、結束碼啟動設置封包的傳輸，起始碼為四位數據"1000"，結束碼為四位數據"1001"。設置封包的校驗採用取反校驗，晶片在傳送起始字、結束字、設置數據的同時，輸出反碼供校驗。傳送出錯，晶片重新輸出起
8始字，再次傳送。 數據封包的結構與設置封包類似，也包括起始字、數據與結束字三個段，且起始字、結束字與校驗碼均與設置封包相同，只是所傳輸的坐標數據採用16位循環冗餘碼進行校驗。 數據傳輸中，主控(Host)晶片計算數據的16位循環冗餘碼， 一同發至接收端，根據系統的運動控制指令結構，數據封包的數據包括圓弧軌跡運動指令與直線軌跡運動指令，對於圓弧軌跡，數據包括軌跡標誌0002H、圓弧起點坐標與終點坐標三部分構成，均採用16位數表示。 數據發送過程分兩段參數設置段與數據傳送段，分別發送設置封包與數據封包。 傳送開始，發送模塊首先發送設置封包，以字為單位通知接收端本次傳輸數據長度與接收地址。發送中，模塊採樣發送脈衝TXC，如果發送隊列FIFO不空，模塊根據FIFO的讀寫指針計算隊列中的數據數量(以字為單位)，備份FIFO的讀寫指針，發起始字及其校驗碼，請求發送，接收端無錯誤產生，計算數據長度反碼作為發送數據的低16位，同時傳輸數據長度作為發送數據的高16位發至接收端。接收無誤，髮結束字及其校驗碼，設置封包發送成功，設置階段結束。反之，如果過程中接收端出錯，發送模塊初始化，發起始字，重發設置封包。 數據傳送段，發送模塊發送起始字與校驗碼，置位TXEN啟動數據封包發送，校驗無誤，發送模塊從FIFO中取一字(2位元組)作為發送數據的高16位，同時計算16位循環冗餘碼作為發送數據的低16位，從高到低，依次從發送數據中截取4位，在TXC降沿上送至TXD，同時置位TXEN。數據發送中，接收端出錯，在下一個TXC降沿衝發數據封包起始字"1000"，重新開始數據封包的傳送。 數據發送結束，模塊發送結束標誌字"1001"及其校驗碼"0110"，完成整個數據包的發送，同時實現一次完整的數據發送過程。
3)數據校驗 從傳輸可靠性的角度出發，發送模塊提供數據校驗功能，設置參數的校驗採用反碼校驗，即在傳送數據的同時傳送數據的反碼，分別作為32位數據的高16位與低16位，接收端對二者做異或運算即可判斷數據是否有效。 本文的數據傳輸採用循環冗餘碼校驗的校驗方式(Cyclical Redundancy Check,簡稱CRC)。它利用除法及餘數的原理來作錯誤偵測(Error Detecting)的。CRC校驗的基本思想是利用線性編碼理論，在發送端根據要傳送的k位二進位碼序列，以一定的規則產生一個校驗用的監督碼(即CRC碼)r位，並附在信息後邊，構成一個新的二進位碼序列數共(k+r)位，最後發送出去。在接收端，則根據信息碼和CRC碼之間所遵循的規則進行檢驗，以確定傳送中是否出錯。CRC校驗檢錯能力強，容易實現，是目前應用最廣的檢錯碼編碼方式之一。 16位的CRC碼產生的規則是先將要發送的二進位序列數左移16位(即乘以216)後，再除以一個多項式，最後所得到的餘數即是CRC碼。求CRC碼所採用模2加減運算法則，既是不帶進位和借位的按位加減，這種加減運算實際上就是邏輯上的異或運算，加法和減法等價，乘法和除法運算與普通代數式的乘除法運算是一樣，符合同樣的規律，生成16位CRC碼的多項式如下。
CRC-16碼G(x) = X16+X15+X2+1 這裡取"11000000000000101〃作為CRC_16採用的生成多項式，程序計算CRC校驗碼，在接收時將數據進行CRC校驗後如果餘數為O，傳輸正常，將數據信息分離即可，若不正確，丟棄並要求數據重發，啟動復位信號。 在接收端，空閒狀態下，接收模塊收到發送端送出的傳送起始字及其校驗碼，備份接收隊列FIFO的讀寫指針，並據此計算隊列的空餘存儲空間。而後接收32位數據作為傳送數據的字數及其校驗碼，其高16位為本次傳送總字數，低16位為用作校驗的反碼，對二者異或運算，各位均為'r則發送無誤，模塊等待結束字及校驗碼，完成
參數設置封包的接收。接收出錯，錯誤標誌置'r ，通知狀態發送模塊發送重傳請求
"1010"即及校驗碼"0101"，請求發送端重發設置封包。 參數設置結束，模塊等待數據封包起始字"1000"及校驗碼"0111"。而後，在RXC上升沿上，按照先高后低的順序，依次讀入8組4位數，構成16位的數據及其循環冗餘碼，其中16位為原始數據，低16位為冗餘碼，按前文所述的循環冗餘碼計算方法計算並比較收到的數據，傳輸無誤，繼續傳輸過程。傳輸出錯，錯誤標誌置位，狀態發送模塊發送重傳請求，重新開始數據傳送。 數據傳送結束，模塊等待傳送結束字"1001"及其校驗碼"0110"，收到後調整接收隊列的讀寫指針，恢復各信號與寄存器，準備接收新的傳送請求。
數據接收中出錯標誌的置位與復位由接收模塊完成，接收數據一旦有誤，接收模塊立即置位接收錯誤標誌，狀態發送模塊採樣到錯誤標誌，在TXC降沿上連續發出重傳請求"1010"及其校驗碼"0101"，發送端收到請求，發出起始字"1000"及校驗碼"0111"，接收端收到起始字，撤銷錯誤標誌rec—er，開始新一輪數據傳輸。
在從節點的運動控制晶片完成運動插補包括直線插補和圓弧插補；本例中，所述直線插補採用數字積分法；所述圓弧插補採用逐點比較法。
參考圖7、 8，直線插補採用數字積分法 圖7中坐標以脈衝當量為單位。對圖示空間直線OE，假定運動過程中速度均
勻，則XYZ向分速度正比於終點坐標Xe、 Ye、 Ze，可以用Xe/n、 Ye/n、 Ze/n描述，每經
過一個時間單位，XYZ向位移分別增加Xe/n、 Ye/n、 Ze/n，假定三個方向最小位移量為
N，則當位移大於N時，走一步。取位移單位為l/n，則三軸位移速度分別為Xe、 Ye、
Ze，三個方向最小位移量為N/n，經過一個時間單位，坐標軸按Xe、 Ye、 Ze增加，大於
N/n，相應軸走一步，依次類推得到數字積分法直線插補過程 令開闢被積函數寄存器Jvx、 JVY、 Jvz，餘數寄存器J^、 Jry和Jrz。令脈衝源發送脈衝At， XY軸積分器各加Xe、 Ye、 Ze。 令累加結果超出餘數寄存器容量2N-1，產生溢出脈衝AX、 AY或AZ。令經2W次累加，坐標軸溢出脈衝總數就等於被積函數值Xe、 Ye和Ze。 圖8中，運動控制模塊狀態有兩種忙狀態和空閒態，忙狀態下不允許模塊讀
入新的運動段。空閒態下，模塊採樣到數據更新標誌，計算各軸運動步數與總步數，初
始化被積函數寄存器與餘數寄存器，設置讀取標記，通知其他模塊數據已取走，同時設
置忙狀態，進入初步處理過程。
10
插補過程中，模塊採樣脈衝源，在降沿上各餘數寄存器完成一次與被積函數寄
存器的加運算，有溢出則使能相應軸的脈衝口，送出一個指令脈衝，同時總步數與相應
軸的運動步數減l。單個軸運動完畢，積分器不再積分。 所有運動結束，模塊置空閒態，通知晶片可以讀入新數據。 參考圖9、 10，圓弧插補採用逐點比較法 圖9為第I象限逆向圓弧SE，圓心O(O， 0)，半徑R，起點S(XS， YS)，終點
E(Xe， Ye)，動點N(Xi， Yi)。 動點N的情況 令動點在圓外，-X向進一步，0; 令動點在圓上，-X向進一步，F = Z,2+lf —<R2=0; 令動點在圓內，+Y向進一步，F:馬2+lf —52<0。 第i次插補，動點N(X""，偏差函數《=I,2+lf -A2 令松0， -X進一步，則:X1+1 = X"， Y1+1 = Yt ... Fi+1 = X,2+l +《L —及2 =《A — l)2 + if — I2 =羅廣2^+1 +Y向進一步，則:X1+1 = Xt， Y1+1 = Y1+1...= z,2+1 +1^, — j 2 = z,2 +《k +1)2 — =i^+2ri+i 參考圖10，插補模塊採樣數據更新標誌，根據圓弧運動指令的起終點坐標計算X、 Y軸的運動步數，置系統忙狀態與數據已讀標誌，完成初始化。在脈衝源的降沿完成終點及偏差判別。未到運動終點，當偏差F^0時，使能X，同時X軸步數減1;否則，使能Y， Y軸步數減l。運動結束，置系統閒狀態，完成插補。 基於本網絡的主控節點和運動控制晶片特點，都可以採用FPGA晶片實現。參考上面描述，可得到晶片的設計要求，用常用的FPGA晶片實現即可。主節點如果改用MCU同樣可以完成。
權利要求
一種高速協調控制網絡，包括主控計算機、主節點和從節點；所述主控計算機與主節點通過局部總線連接；所述主節點與一個或多個從節點通過總線通信；所述從節點連接控制一個或多個執行機構；1)先由主控計算機把多點運動控制指令數據傳送給主節點；2)然後主節點通過所述總線把指令數據傳給各個從節點；3)最後由從節點根據所述指令數據控制一個或多個執行機構，其特徵是所述從節點採用無CPU結構；所述步驟2)中，主節點先對收到的主控計算機傳來的指令數據進行處理，再把處理得到的指令數據傳給相應的從節點；步驟3)中，由從節點接收所述指令數據，根據指令數據，獨立控制執行機構之間協調動作。
2. 根據權利要求1所述的高速協調控制網絡，其特徵是所述總線的物理介質是基於以 太網的物理層結構，即主節點與從節點之間採用IEEE802協議的物理層介質接口 PHY， 數據線纜是乙太網線纜。
3. 根據權利要求1或2所述的高速協調控制網絡，其特徵是所述從節點採用FPGA ; 所述主節點完成指令數據的發送和從節點接收狀態的接收；所述從節點的FPGA完成指 令數據的接收與接收狀態的發送，並根據指令數據對執行機構進行協調動作控制。
4. 根據權利要求3所述的高速協調控制網絡，其特徵是所述步驟2)中，主節點先 對收到的主控計算機的指令數據進行處理，轉換得到4位數據，同時響應數據發送時鐘 TXC，在TXC的上升沿把數據發送到所述網絡上；步驟3)中，從節點接收來自主節點的4位數據，先轉化為16位數據，再進行循環冗 餘碼校驗；如果數據出錯，則向主控晶片發出重發請求；反之，根據指令協調控制執行 機構的動作。
5. 根據權利要求4所述的高速協調控制網絡，其特徵是所述步驟2)中，主節點發送 數據和從節點接收數據依據先入先出FIFO存入指令隊列。
6. 根據權利要求5所述的高速協調控制網絡，其特徵是步驟2)中，所述總線上的數 據傳輸的通信協議是`l)在發送端，數據發送包括參數設置段和數據傳送段，分別發送設置封包和數據封 包，具體步驟如下`1.1) 參數設置段發送設置封包，是以字為單位通知接收端本次傳輸數據長度與傳輸地址；發送中，先採樣發送脈衝TXC，如果發送隊列FIFO不空，則根據FIFO的讀寫指針 計算隊列中的數據數量、備份FIFO的讀寫指針、發起始字及其校驗碼；如果接收端無錯誤產生，則計算數據長度反碼作為發送數據的低16位，同時傳輸數 據長度作為發送數據的高16位發至接收端；如果接收無誤，則髮結束字及其校驗碼，設置封包發送成功，結束；反之，如果過 程中接收端出錯，發送模塊初始化，發起始字，重發設置封包；`1.2) 數據傳送段先發送起始字與校驗碼，置位TXEN(發送使能)啟動數據封包發送，校驗無誤後， 發送模塊從FIFO中取一字作為發送數據的高16位，同時計算循環冗餘碼作為發送數據的低16位，從高到低，依次從發送數據中截取4位，在TXC降沿上送至TXD，同時置位 TXEN ;發送中，如果接收端出錯，則結束，在下一個TXC降沿重發數據封包起始字，重新 開始數據封包的傳送；數據發送結束，發送結束標誌字及其校驗碼，完成整個數據包的發送，同時完成一次完整的數據發送過程；所述步驟l.l)中，參數設置段採用反碼校驗，即在傳送數據的同時傳送數據的反 碼，分別作為32位數據的高16位與低16位，接收端對二者做異或運算即可判斷數據是 否有效；所述步驟1.2)中，數據傳送段採用循環冗餘碼校驗CRC方式校驗，即利用除法及餘 數的原理來作錯誤偵測；2)在接收端，數據接收包括參數設置段與數據接收段，分別接收設置封包和數據封 包，具體步驟如下2.1) 參數設置段收到發送端送出的傳送起始字及其校驗碼，備份接收隊列FIFO的讀寫指針，並據此 計算隊列的空餘存儲空間；而後接收32位數據作為傳送數據的字數及其校驗碼，其中高 16位為本次傳送總字數，低16位為用作校驗的反碼；對高、低16位進行異或運算，各位均為l則發送無誤，模塊等待結束字及校驗碼， 完成參數設置封包的接收；否則，錯誤標誌置l，通知狀態發送模塊發送重傳請求和校 驗碼，請求發送端重發設置封包；2.2) 數據接收段參數設置結束，等待數據封包起始字及校驗碼；而後，在RXC上升沿上按照先高后 低的順序，依次讀入8組4位數，構成16位的數據及其循環冗餘碼；其中16位為原始數 據，低16位為冗餘碼，按所述循環冗餘碼計算方法計算並比較收到的數據，如果傳輸無 誤，則繼續傳輸過程，如果傳輸出錯，則錯誤標誌置位，並發送重傳請求，重新開始數 據傳送；數據傳送結束，等待傳送結束字及其校驗碼；收到後傳送結束字及其校驗碼後，調 整接收隊列的讀寫指針，恢復各信號與寄存器，準備接收新的傳送請求；數據接收中，接收數據一旦有誤，則在TXC降沿上連續發出重傳請求及其校驗碼； 發送端收到請求，發出起始字及校驗碼，接收端收到起始字，撤銷錯誤標誌，開始新一 輪數據傳輸。
7. 根據權利要求6所述的高速協調控制網絡，其特徵是所述步驟3)中，從節點控制 執行機構的動作是，先根據指令類型分別初始化運動參數，再進行運動插補，最後送出 指令脈衝給相應驅動器。
8. 根據權利要求3所述的高速協調控制網絡，其特徵是所述主節點包括主控晶片和PHY;主控晶片連接PHY;主控晶片的數據通過PHY傳送到所述網絡上；主控晶片包括CPU讀寫邏輯控制模塊、FIFO模塊、16-4位數據轉換模塊、FIFO狀態監控模塊，數 據發送模塊和發送狀態監控模塊；所述CPU讀寫邏輯控制模塊得到主控計算機傳來的16位指令數據，再把該指令數據傳到FIFO模塊；16-4位數據轉換模塊把FIFO模塊中的指令數據進行轉換，然後由數據 發送模塊根據FIFO狀態監控模塊得到的FIFO模塊中的數據情況，把16-4位數據轉換模 塊得到的指令數據通過PHY傳送到所述網絡上；同時，數據發送模塊通過發送狀態監控 模塊對從節點中的重發請求進行監控。
9. 根據權利要求8所述的高速協調控制網絡，其特徵是所述從節點包括運動控制芯 片和PHY ;運動控制晶片連接PHY ;所述運動控制晶片通過PHY接收所述網絡上的數 據；運動控制晶片包括數據接收模塊、轉換模塊、校驗模塊、FIFO模i央、FIFO狀態控制 模塊、指令讀取控制模塊、初始化、運動插補模塊和輸出控制模塊；所述數據接收模塊接收所述網絡上的指令數據，再由轉換模塊把4位指令數據轉換 成16位指令數據，轉換得到的16位指令數據進入校驗模塊進行校驗，校驗合格的指令數 據進入FIFO模塊，如果校驗不合格，則向主節點發送重發請求；所述指令讀取控制模塊 通過FIFO狀態控制模塊監控FIFO模塊中的數據情況，並接收FIFO模塊中的指令數據； 再把指令數據在初始化模塊中進行初始化運動參數，然後驅動相應的動作插補模塊，最 終由插補模塊通過輸出控制模塊控制執行機構。
10. 根據權利要求1所述的高速協調控制網絡，其特徵是所述主節點採用有CPU或無 CPU結構。
全文摘要
一種高速協調控制網絡及節點晶片，包括主控計算機、主節點和從節點；所述主控計算機與主節點通過局部總線連接；所述主節點與一個或多個從節點通過總線通信；所述從節點連接控制一個或多個執行機構。1)先由主控計算機把多點運動控制指令數據傳送給主節點；2)然後主節點通過所述總線把指令數據傳給各個從節點；3)最後由從節點根據所述指令數據控制一個或多個執行機構。所述從節點採用無CPU結構；所述步驟2)中，主節點先對收到的主控計算機傳來的指令數據進行處理，再把處理得到的指令數據傳給相應的從節點；步驟3)中，由從節點接收所述指令數據，根據指令數據，獨立控制執行機構之間協調動作。
文檔編號G05B19/418GK101692181SQ20091018335
公開日2010年4月7日 申請日期2009年9月18日 優先權日2009年9月18日
發明者張建華, 方力, 李宏勝, 葛紅宇 申請人:南京工程學院