用於製造具有金屬柵電極的半導體器件的方法
2023-05-25 16:44:41
專利名稱：用於製造具有金屬柵電極的半導體器件的方法
技術領域：
本發明涉及用於製造半導體器件，特別是包括金屬柵電極的半導體器件的方法。
背景技術：
具有非常薄的由二氧化矽製成的柵極電介質的MOS場效應電晶體可能經受不可接受的柵極洩漏電流。由某些高k電介質材料而非二氧化矽形成柵極電介質可以降低柵極洩漏。但是，因為這種電介質可能不與多晶矽兼容，所以人們可能期望在包括高k柵極電介質的器件中使用金屬柵電極。
金屬柵電極的最優功函數(workfunction)依賴於其是被用來形成NMOS電晶體還是PMOS電晶體而有所不同。由於此原因，當使用相同材料製造NMOS和PMOS電晶體的金屬柵電極時，柵電極不能針對兩種類型的器件都展現出期望的功函數。有可能通過由第一金屬形成NMOS電晶體的金屬柵電極並且由第二金屬形成PMOS電晶體的金屬柵電極來解決這個問題。所述第一金屬可以保證針對NMOS柵電極的可接受的功函數，同時所述第二金屬可以保證針對PMOS柵電極的可接受的功函數。但是，形成這種雙金屬柵極器件的工藝可能複雜並且昂貴。
因此，存在對改進的用於製造包括金屬柵電極的半導體器件的工藝的需求。存在對相對便宜並且不複雜的用於製造具有金屬柵電極的器件的工藝的需求，所述金屬柵電極針對NMOS和PMOS電晶體都有最優功函數。本發明的方法提供了這樣的工藝。
附圖簡要說明
圖1a-1h代表了當實施本發明方法的實施方案時可以形成的結構的剖面圖。
圖2a-2c標識了可以在本發明方法的實施方案中使用的六配位基螯合劑。
在這些圖中示出的特徵並不一定按比例繪製。
具體實施例方式
描述了一種用於製造半導體器件的方法。該方法包括在襯底(substrate)上形成電介質層，並且在所述電介質層的第一部分上形成第一金屬層。使所述電介質層的第二部分暴露。在所述第一金屬層上和所述電介質層的所述第二部分上形成第二金屬層之後，在所述第二金屬層上形成掩蔽層(masking layer)。在以下描述中，闡述了許多細節，以提供對本發明的完整理解。但是本領域技術人員將會清楚，可以用除了這裡清晰地描述的方法以外的很多方法來實踐本發明。因此本發明不受下面公開的具體細節的限制。
圖1a-1h示出了當實施本發明方法的實施方案時可以形成的結構。最開始，在襯底100上形成電介質層101，產生圖1a結構。襯底100可以包括塊狀矽(bulk silicon)或絕緣矽(silicon-on-insulator)結構。可替換地，襯底100可以包括其他的材料——可以或不可以與矽結合的材料——例如，鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵，或銻化鎵。儘管這裡描述了可由其形成襯底100的材料的幾個實施例，但是，任何可充當在其上可建造半導體器件的基礎的材料均落入本發明的精神和範圍。
優選地，絕緣層101包括高k柵極電介質層。一些可用來製造高k柵極電介質的材料包括氧化鉿、鉿矽氧化物(hafnium silicon oxide)、氧化鑭、氧化鋯、鋯矽氧化物、氧化鉭、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物，以及鈮酸鋅鉛(1ead zinc niobate)。特別優選的是氧化鉿、氧化鋯和氧化鋁。儘管這裡描述了可用來形成電介質層101的材料的幾個實施例，但是，該層也可由其他起到降低柵極洩漏作用的材料製成。
可以使用常規的沉積方法在襯底100上形成電介質層101，常規的沉積方法例如常規的化學氣相沉積(「CVD」)、低壓CVD或物理氣相沉積(「PVD」)工藝。優選地，使用常規的原子層CVD工藝。在這種工藝中，可以將金屬氧化物前體(precursor)(例如金屬氯化物)和蒸汽以選定流速供料到CVD反應器中，然後，在選定的溫度和壓強下操作所述CVD反應器，以在襯底100和電介質層101之間產生原子量級的光滑的界面。CVD反應器應該被操作足夠長時間以形成具有期望厚度的層。在大多數應用中，電介質層101的厚度應該小於大約60埃(angstrom)，並且更優選地為在大約5埃到大約40埃之間。
在襯底100上形成了電介質層101之後，在電介質層101上形成第一金屬層102。然後層102的一部分被掩蔽層103掩蔽——產生圖1b結構。第一金屬層102可以包括任何導電材料，由所述導電材料可以得到金屬柵電極。優選地，第一金屬層102具有蝕刻和熱穩定性特性，這使其適於製造半導體器件的金屬柵電極。在這個方面，人們可能期望第一金屬層102忍受相對高的溫度，例如超過900℃的溫度。如果第一金屬層102可以承受這樣相對高的溫度，則在某些情況下更容易將該層融入製造半導體器件的總體工藝中。
儘管在某些實施方案中，第一金屬層102應該由可忍受高溫的材料形成，但是本發明的方法允許其他材料的使用。例如，當第一金屬層102包括n型金屬時，它可以由能夠或不能夠承受高溫的材料形成。可用來形成第一金屬層102的n型材料的實施例包括鉿、鋯、鈦、鉭、鋁和包括這些元素的金屬碳化物，即碳化鈦、碳化鋯、碳化鉭、碳化鉿和碳化鋁。
可以使用公知的PVD或CVD工藝在電介質層101上形成第一金屬層102。當第一金屬層102包括n型材料時，優選地，層102具有在大約3.9eV到大約4.2eV之間的功函數。第一金屬層102應該足夠厚，以保證其上形成的任何材料不會顯著地影響其功函數。優選地，第一金屬層102的厚度在大約25埃到大約300埃之間，並且更優選地為在大約25埃到大約200埃之間。
在形成第一金屬層102時或者在其形成之後，可以將摻雜物質添加到第一金屬層102，以移動層102的功函數，保證其落入期望的範圍。當使用CVD工藝來將摻雜物質添加到金屬層102時，可以通過改變供料到CVD反應器的工藝氣體中包括的元素類型和數量以及沉積溫度來控制最終的摻雜物質濃度。任何被添加到第一金屬層102以將其功函數移動到目標能級(level)的摻雜物質的最優濃度可能依賴於層102的成分和性質(包括其初始功函數)、所使用摻雜物質的類型，以及目標功函數。在其被沉積時或沉積之後被摻雜的金屬層落入使用在本申請中的術語「金屬層」的定義。
可以使用常規技術由常規材料形成掩蔽層103。在一個實施方案中，掩蔽層103可以包括氮化矽或者二氧化矽硬掩模(mask)，可以使用本領域技術人員公知的沉積技術形成所述硬掩模。在層102上沉積了掩蔽層103之後，可以應用常規的光刻(photolithography)和蝕刻工藝去除部分掩蔽層103，暴露第一金屬層102的第一部分，並且產生圖1b結構。
在圖形化(pattern)掩蔽層103之後，第一金屬層102的第一部分被去除，使電介質層101的一部分暴露。可以應用等離子體幹法蝕刻工藝，例如一種使用基於氯的等離子體的等離子體幹法蝕刻工藝，針對電介質層101選擇性地去除層102的第一部分。儘管優選幹法蝕刻工藝，但是也可以使用溼法蝕刻工藝代替，只要它不從掩蔽層103下面去除大量的層102。在蝕刻過第一金屬層102之後，去除掩蔽層103的剩餘部分，產生圖1c的結構。
在本實施方案中，隨後將第二金屬層104沉積在第一金屬層102上和電介質層101的暴露部分上——產生圖1d所示的結構。當第一金屬層102包括n型金屬時，優選地，第二金屬層104包括p型金屬。潛在的適合形成第二金屬層104的p型金屬的實施例包括釕、鈀、鉑、鈷、鎳，以及導電的金屬氧化物，例如氧化釕。
可以使用常規的PVD或CVD工藝在電介質層101和第一金屬層102上形成第二金屬層104，第二金屬層104的厚度優選地是在大約25埃到大約300埃之間，並且更優選地為在大約25埃到大約200埃之間。在優選實施方案中，當第二金屬層104包括p型材料時，層104具有在大約4.9eV到大約5.2eV之間的功函數。
和第一金屬層102一樣，可以在形成第二金屬層104時將摻雜物質添加到第二金屬層104，以將層104的功函數移動到期望能級。在一些實施方案中，第一金屬層102和第二金屬層104可以各自包括相同的中能隙(mid-gap)金屬，例如氮化鈦或氮化鉭。通過將具有相對低電負性或相對高電負性的元素添加到包括這種中能隙金屬的層，可以向上或向下移動所述層的功函數。當對於第一金屬層102期望n型金屬時，通過將例如鋁的具有相對低電負性的元素添加到中能隙金屬，可以將該層的功函數移動到大約4.2eV或者更低。當對於第二金屬層104期望p型金屬時，通過將例如氯的具有相對高電負性的元素添加到中能隙金屬，可以將該層的功函數移動到大約4.9eV或者更高。
儘管這裡描述了可用來形成第一和第二金屬層102和104的材料的幾個實施例，但是那些層也可以由很多其他材料製成。因此，使用在本申請中，術語「金屬層」包括可由其得到金屬柵電極的任何導電材料。
在將第二金屬層104沉積在第一金屬層102和電介質層101上之後，掩蔽層105被沉積在第二金屬層104上。然後，掩蔽層106在掩蔽層105上形成，並且被圖形化，以限定掩蔽層105要被去除的部分和要被保留的部分。圖1e代表了在掩蔽層106被沉積在掩蔽層105上並隨後被圖形化之後產生的結構的剖面圖。
在優選實施方案中，掩蔽層105包括含多晶矽的層，可以使用常規方法沉積所述含多晶矽的層，並且所述層的厚度優選為在大約500埃到大約2000埃之間。這種多晶矽層可以不摻雜，或者用n型或p型雜質摻雜。層106可以包括常規材料，例如氮化矽或二氧化矽，並且可以使用常規技術來沉積和圖形化。
在層106被圖形化之後，層105的第一部分被針對第二金屬層104選擇性地去除，以使層104的一部分暴露，並且生成圖1f結構。可以使用幹法蝕刻工藝來蝕刻層105。這種幹法蝕刻工藝可以採用從六氟化硫、溴化氫、碘化氫、氯、氬、氧和/或氦得到的等離子體。蝕刻層105的最優工藝可能依賴於用於第二金屬層104的材料、層105被摻雜的程度，以及產生的被蝕刻層的期望輪廓。
然後，去除第二金屬層104的暴露部分和下面的第一金屬層102的部分，以產生圖1g結構。可以使用常規的幹法或溼法蝕刻工藝去除那些層。但是，使用幹法蝕刻工藝針對電介質層101選擇性地蝕刻金屬層104和102可能很困難。此外，由於一般使用的溼法蝕刻技術通常各向同性地蝕刻金屬層，所以將這樣的工藝應用於圖1f結構可能從掩蔽層105下面蝕刻掉部分金屬層102和104。最終的底切(undercut)可能具有不利後果。
作為應用既有的蝕刻工藝來去除第二金屬層104的暴露部分和下面的第一金屬層102的部分的另一選擇，可以使用採用了螯合劑(例如可以結合(bind)金屬離子以形成螯合物的有機化合物)的溼法蝕刻工藝。潛在有用的螯合劑的實施例包括已經被用於從半導體襯底去除金屬汙染物(contaminant)的那些。
圖2a-2c標識了某些可以使用的六配位基螯合劑(即具有六個鍵合原子的螯合劑)。這些包括基於羧酸的螯合劑201和202(分別是EDTA和CDTA)；兒茶酚(代表可使用的苯酚衍生物)；以及基於膦酸的螯合劑204和205(c-TRAMP和DTPMP)。當這些公知的螯合劑被添加到用於蝕刻金屬層104和102的水溶液時，被包含的螯合劑的濃度應該在大約0.5到大約5.0摩爾/升之間。器件應該被暴露給這種溶液足夠多時間，以將金屬層104和102所有的暴露部分基本上去除。
依賴於用於金屬層104和102以及用於電介質層101的材料，人們可能期望對上面所描述的螯合劑進行改性(或採用其他類型的螯合劑)，以保證針對層101選擇性地蝕刻層104和102。被定製成與特定金屬的離子結合的螯合劑可以選擇性地蝕刻包括該金屬的層卻不顯著地蝕刻下面的具有不同成分的膜。在這個方面，螯合劑的一部分，例如芳基或烷基基團可以被改性，以增強其結合特定金屬(或幾種金屬)的能力，從而實現選擇性地蝕刻該金屬。
當第二金屬層104和第一金屬層102包括多種組分(component)時，用於蝕刻那些層的溼法蝕刻化學製劑(wet etch chemistry)可以包括多種螯合劑——其中不同的螯合劑具有結合那些層中所包含的不同組分的親合力。這種溶液中包括的每一螯合劑的相對濃度可以和這些金屬層中所包括的每一組分的相對量成比例。
為用來蝕刻層104和102的溼法蝕刻化學製劑選擇的螯合劑或多種螯合劑應該與適當的溶劑結合，以選擇性地最大化蝕刻。用於針對層101選擇性地蝕刻層104和102的最佳溶劑可以是去離子水。在其他的實施方案中，最優溶劑可以是酸性或鹼性的，並且可以包括很多類型的極性和/或非極性組分，取決於層104、102和101的組成。儘管在優選實施方案中使用相同的溼法蝕刻化學製劑來蝕刻層104和102，但是也可以使用不同的溼法蝕刻化學製劑來蝕刻那些層。
將層104和102暴露給包括螯合劑或多種螯合劑的溼法蝕刻化學製劑可以針對電介質層101選擇性地蝕刻那些層，卻不從掩蔽層105下面顯著地蝕刻那些材料。在優選實施方案中，使用這種溼法蝕刻化學製劑來蝕刻層104和102保證將從掩蔽層105下面將那些層去除小於大約100埃。在更優選的實施方案中，這種蝕刻工藝將底切掩蔽層105少於大約50埃。使用螯合劑來蝕刻層104和102可以提供另外的益處。形成包括提取的金屬離子的螯合物導致將那些離子保持在溶液中——防止或至少實質性地降低金屬再沉積。
在蝕刻過金屬層104和102之後，去除電介質層101的暴露部分，例如使用任何適於去除這種層的蝕刻工藝。和用於蝕刻金屬層104和102的工藝類似，使用幹法蝕刻工藝針對下面的襯底選擇性地蝕刻電介質層101可能很困難，並且溼法蝕刻技術可能各向同性地蝕刻電介質層101——以不期望的方式底切上覆的(overlying)結構。
為了最小化電介質層101的橫向去除，在蝕刻該層的暴露部分110時，可以將電介質層101的暴露部分110改性，以便於針對該層的被覆蓋部分111選擇性地將其去除。通過在已蝕刻過金屬層104和102之後將雜質添加到電介質層101的暴露部分110可以將該部分改性。可以使用等離子體增強化學氣相沉積(「PECVD」)工藝將雜質添加到電介質層101的暴露部分110。在這種PECVD工藝中，在觸發等離子體之前可將滷素或滷化物氣體(或這些氣體的組合)供料到反應器中。反應器應該在適當條件(例如溫度、壓強、無線電頻率和功率)下被操作足夠的時間來對暴露部分110改性，以保證可以針對其他材料選擇性地將其去除。在優選實施方案中，使用低功率PECVD工藝，例如以小於大約200瓦發生的一種PECVD工藝。
在特別優選的實施方案中，以適當的流速將溴化氫(「HBr」)和氯(「Cl2」)氣體供料到反應器中，以保證由那些氣體產生的等離子體將以期望的方式將暴露部分110改性。在大約50到大約100瓦之間的晶片偏置(wafer bias)(優選地為大約100瓦)可以施加足夠的時間，以完成暴露部分110的期望變換。持續小於大約1分鐘並且可能短至5秒鐘的等離子體暴露可能足以引起這種轉換。
在已經改性過暴露部分110之後將其去除。被添加雜質的存在使得能夠針對覆蓋部分111選擇性地去除暴露部分，以產生圖1h結構。在優選實施方案中，通過將暴露部分110暴露給相對強的酸來將其去除，所述相對強的酸例如基於滷化物的酸(例如氫溴酸或鹽酸)或磷酸。當使用基於滷化物的酸時，所述酸按體積優選地包含大約0.5％到大約10％之間的HBr或HCl——並且更優選地為按體積大約5％。使用這種酸的蝕刻工藝可以在室溫或接近室溫下發生，並持續大約5分鐘到大約30分鐘之間——儘管如果期望可以使用更長時間的暴露。當使用磷酸時，所述酸按體積優選地包含大約75％到大約95％的H3PO4。使用這種酸的蝕刻工藝可以在大約140℃到大約180℃之間進行，並且更為優選地為在大約160℃。當使用這種酸時，暴露步驟應該持續大約30秒到大約5分鐘之間——對於20埃厚的膜來說，優選地為持續大約一分鐘。
作為將雜質添加到暴露部分110以在去除電介質層101的該部分之前將其改性的另一選擇，可以通過使暴露部分110經受還原劑來對其進行改性。當電介質層101包括金屬氧化物層時，這種處理可以將所述金屬氧化物層轉換為金屬層。然後，可以針對電介質層101的被覆蓋部分111選擇性地去除這種金屬層，使柵電極堆疊(stack)的底切最小化。在一個實施方案中，可以使用類似於用來去除金屬層104和102的暴露部分的基於螯合劑的溼法化學製劑去除金屬層，所述金屬層是未覆蓋部分110暴露給還原劑生成的。
跟隨著電介質蝕刻步驟的用於完成器件的工藝步驟，例如在柵電極堆疊、源和漏區域上形成側壁間隔物以及形成器件的接觸體(contact)，對於本領域技術人員來說是公知的，並且這裡將不會更詳細地描述。在這個方面，針對掩蔽層105使用偽摻雜多晶矽層(dummydoped polysilicon layer)可以使人們在完成所述結構時能夠應用一般使用的氮化物間隔物、漏/源以及矽化物形成技術。
可以以任意順序沉積不同導電類型的金屬層。如所示出的那樣，第一金屬層102可以包括n型金屬，並且第二金屬層104可以包括p型金屬。可替換地，第一金屬層102可以包括p型金屬，並且第二金屬層104可以包括n型金屬。例如，當高溫工藝步驟將跟隨著層102和104的形成時，人們可能期望由p型材料形成第一金屬層102。
當掩蔽層105包括摻雜的多晶矽層時，例如當隨後形成的矽化物將不完全延伸通過它時，可能有必要對該層施加高溫退火。當高溫退火必須被施加於這種層時，人們可能期望由p型材料形成第一金屬層102。在其他的實施方案中，例如其中基本上多晶矽層的全部都被轉換為矽化物的那些實施方案，有可能省略高溫工藝步驟(或限制其持續時間)，這可以使金屬層102和104能夠由溫度敏感材料製成。
如上面所示出的那樣，本發明的方法實現了包括金屬柵電極的CMOS器件的生產，所述金屬柵電極對於NMOS和PMOS電晶體都具有合適的功函數——而不必執行當前雙金屬柵電極工藝所要求的複雜且昂貴的工藝步驟。儘管以上描述的實施方案提供了用於形成這種器件的工藝的實施例，但是本發明不限於這些具體的實施方案。
除了上面所闡述的方法，申請人的發明構思了包括電介質層101和一對柵電極堆疊的半導體器件，其中所述電介質層101在襯底100上形成，所述一對柵電極堆疊在電介質層101上形成。如所示的那樣，一個堆疊可以包括第一金屬層，其上形成了第二金屬層和掩蔽層，並且另一個堆疊可以只包括第二金屬層和掩蔽層。
三層柵電極堆疊可以充當具有大約3.9eV到大約4.2eV之間的功函數的NMOS電晶體的柵電極，而兩層柵電極堆疊可以充當具有大約4.9eV到大約5.2eV之間的功函數的PMOS電晶體的柵電極。可替換地，三層柵電極堆疊可以充當PMOS電晶體的柵電極，而兩層柵電極堆疊可以充當NMOS電晶體的柵電極。
第一金屬層應該設定電晶體的功函數，與柵電極堆疊的剩餘部分的成分無關。由於此原因，在三層柵電極堆疊中在第一金屬層頂部第二金屬層的存在，以及在三層或兩層柵電極堆疊中偽摻雜多晶矽層的存在應該不以有意義的方式影響該堆疊的功函數。
儘管這種多晶矽層不應該影響下面的金屬層的功函數，但是該多晶矽層可以充當電晶體的接觸體的延伸以及氮化物間隔物的支撐體(support)。它還限定了電晶體的垂直尺寸。因此，和包括一個或更多個金屬層但是不包括多晶矽層的柵電極堆疊一樣，包括這種多晶矽層的柵電極堆疊被視作「金屬柵電極」。
儘管可以使用以上詳細闡述的工藝製造本申請中所描述的半導體器件，但是可替換地也可以使用其他類型的工藝來形成所述半導體器件。由於此原因，不打算將本發明的半導體器件限於可以使用上面描述的工藝製造的器件。
儘管前面的描述已經規定了可在本發明中使用的某些步驟和材料，但是本領域技術人員將理解可以做出很多修改和替換。因此，意圖將所有這些修改、更改、替換和添加視為落入本發明的如所附權利要求書所限定的精神和範圍內。
權利要求
1.一種用於製造半導體器件的方法，包括在襯底上形成電介質層；在所述電介質層的第一部分上形成第一金屬層，使所述電介質層的第二部分暴露；在所述第一金屬層上和所述電介質層的所述第二部分上形成第二金屬層；並且隨後在所述第二金屬層上形成掩蔽層。
2.如權利要求1所述的方法，其中，所述電介質層包括高k柵極電介質層。
3.如權利要求2所述的方法，其中，所述高k柵極電介質層由原子層化學氣相沉積形成，並且包括選自由氧化鉿、鉿矽氧化物、氧化鑭、氧化鋯、鋯矽氧化物、氧化鉭、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物和鈮酸鋅鉛組成的組中的材料。
4.如權利要求1所述的方法，其中，所述第一金屬層包括選自由鉿、鋯、鈦、鉭、鋁和金屬碳化物組成的組中的材料，並且，所述第二金屬層包括選自由釕、鈀、鉑、鈷、鎳和導電的金屬氧化物組成的組中的材料。
5.如權利要求1所述的方法，其中，所述第一金屬層包括選自由釕、鈀、鉑、鈷、鎳，和導電的金屬氧化物組成的組中的材料，並且所述第二金屬層包括選自由鉿、鋯、鈦、鉭、鋁和金屬碳化物組成的組中的材料。
6.如權利要求1所述的方法，其中，所述第一和第二金屬層的厚度均在大約25到大約300埃之間，所述第一金屬層具有在大約3.9eV到大約4.2eV之間的功函數，並且所述第二金屬層具有在大約4.9eV到大約5.2eV之間的功函數。
7.如權利要求1所述的方法，其中所述第一和第二金屬層的厚度均在大約25到大約300埃之間，所述第一金屬層具有在大約4.9eV到大約5.2eV之間的功函數，並且所述第二金屬層具有在大約3.9eV到大約4.2eV之間的功函數。
8.如權利要求1所述的方法，其中，所述掩蔽層包括多晶矽。
9.如權利要求1所述的方法，還包括蝕刻所述掩蔽層、所述第二金屬層、所述第一金屬層以及所述電介質層。
10.如權利要求9所述的方法，其中，應用等離子體幹法蝕刻工藝來針對所述第二金屬層選擇性地蝕刻所述掩蔽層，並且使用溼法蝕刻工藝來蝕刻所述第二金屬層和所述第一金屬層。
11.一種用於製造半導體器件的方法，包括在襯底上形成高k柵極電介質層；在所述高k柵極電介質層上形成第一金屬層；去除所述第一金屬層的第一部分；在所述第一金屬層上和所述高k柵極電介質層上形成第二金屬層，所述第二金屬層的第一部分覆蓋所述第一金屬層的剩下部分，並且所述第二金屬層的第二部分覆蓋所述高k柵極電介質層；在所述第二金屬層上形成含多晶矽的層；去除所述多晶矽層的第一部分，以暴露所述第二金屬層的一部分；並且去除所述第二金屬層的所述暴露部分和下面的所述第一金屬層的部分。
12.如權利要求11所述的方法，其中，所述第一和第二金屬層的厚度均在大約25到大約300埃之間，所述第一金屬層具有在大約3.9eV到大約4.2eV之間的功函數，並且所述第二金屬層具有在大約4.9eV到大約5.2eV之間的功函數。
13.如權利要求11所述的方法，其中，所述第一和第二金屬層的厚度均在大約25到大約300埃之間，所述第一金屬層具有在大約4.9eV到大約5.2eV之間的功函數，並且所述第二金屬層具有在大約3.9eV到大約4.2eV之間的功函數。
14.如權利要求11所述的方法，其中，應用等離子體幹法蝕刻工藝來針對所述第二金屬層選擇性地去除所述多晶矽層的所述第一部分，並且將包括螯合劑的溼法蝕刻化學製劑應用於所述第二金屬層的所述暴露部分以及下面的所述第一金屬層的部分，以針對所述高k柵極電介質層選擇性地去除那些層。
15.如權利要求14所述的方法，其中，所述溼法蝕刻化學製劑包括水溶液，所述水溶液包括在大約0.5到大約5.0摩爾/升之間的所述螯合劑。
16.一種用於製造半導體器件的方法，包括在襯底上形成高k柵極電介質層；在所述高k柵極電介質層上形成第一金屬層，所述第一金屬層的厚度在大約25到大約300埃之間；去除所述第一金屬層的第一部分；在所述第一金屬層上和所述高k柵極電介質層上形成第二金屬層，所述第二金屬層的厚度在大約25到大約300埃之間，所述第二金屬層的第一部分覆蓋所述第一金屬層的剩下部分，並且所述第二金屬層的第二部分覆蓋所述高k柵極電介質層；在所述第二金屬層上形成含多晶矽的層；應用等離子體幹法蝕刻工藝針對所述第二金屬層選擇性地去除所述多晶矽層的第一部分，以暴露所述第二金屬層的一部分；並且將包括螯合劑的溼法蝕刻化學製劑應用於所述第二金屬層的所述暴露部分和下面的所述第一金屬層的部分，以針對所述高k柵極電介質層選擇性地去除那些層。
17.如權利要求16所述的方法，其中，所述第一金屬層具有在大約3.9eV到大約4.2eV之間的功函數，並且充當NMOS電晶體的柵電極，所述第二金屬層具有在大約4.9eV到大約5.2eV之間的功函數，並且充當PMOS電晶體的柵電極，並且，所述溼法蝕刻化學製劑包括水溶液，所述水溶液包括在大約0.5到大約5.0摩爾/升之間的所述螯合劑。
18.如權利要求17所述的方法，其中，所述第一金屬層包括選自由鉿、鋯、鈦、鉭、鋁以及金屬碳化物組成的組中的材料，並且，所述第二金屬層包括選自由釕、鈀、鉑、鈷、鎳，以及導電的金屬氧化物組成的組中的材料。
19.如權利要求16所述的方法，其中，所述第一金屬層具有在大約4.9eV到大約5.2eV之間的功函數，並且充當PMOS電晶體的柵電極，所述第二金屬層具有在大約3.9eV到大約4.2eV之間的功函數，並且充當NMOS電晶體的柵電極，並且所述溼法蝕刻化學製劑包括水溶液，所述水溶液包括在大約0.5到大約5.0摩爾/升之間的所述螯合劑。
20.如權利要求19所述的方法，其中，所述第一金屬層包括選自由釕、鈀、鉑、鈷、鎳和導電的金屬氧化物組成的組中的材料，並且所述第二金屬層包括選自由鉿、鋯、鈦、鉭、鋁和金屬碳化物組成的組中的材料。
全文摘要
描述了一種用於製造半導體器件的方法。該方法包括在襯底上形成電介質層，並且在所述電介質層第一部分上形成第一金屬層，使所述電介質層的第二部分暴露。在所述第一金屬層和所述電介質層的所述第二部分上都形成了第二金屬層之後，在所述第二金屬層上形成掩蔽層。
文檔編號H01L29/49GK1902735SQ200480040022
公開日2007年1月24日 申請日期2004年10月27日 優先權日2003年11月6日
發明者賈斯廷·布拉斯克, 馬克·多克茲, 傑克·卡瓦萊厄斯, 尤黛·沙赫, 馬修·梅茨, 羅伯特·喬, 小羅伯特·特考特 申請人:英特爾公司