雙網傳真機的編解碼電路系統的製作方法

2023-05-13 14:00:31 3

專利名稱：雙網傳真機的編解碼電路系統的製作方法
技術領域：
本實用新型涉及傳真機領域，具體為一種雙網傳真機的編解碼電路系統。
背景技術：
在傳真通信中，對傳真文字圖像數據進行編碼和解碼是傳真通信的關鍵技術。文件傳真三類機採用了編碼數據壓縮技術，削減了信源的冗餘度，因而提高了通信效率。但是，因為編碼去除了信號間的相關性，這就增加了誤碼對通信質量的影響而降低了通信的可靠性。而實際的通信信道都存在著幹擾，所以誤碼常常是不可避免的。且一般傳真機採用的抖動表數據是8X8的Bayes矩陣，效果並不理想，圖像對比度不是很強烈，整體效果較暗。三類傳真機一般都實現了一維MH編碼和解碼，有的也實現了二維MR編碼，將二值化後的圖像數據經一維MH編碼後交付通信模塊使用。MH編碼是一維改進的Huffman編碼，是ITU-T T.4[4]標準中的一部分，ITU-T Τ. 4標準的全稱是三類傳真機終端文檔傳輸標準。MH編碼具有效率高、容易擴展等特點。改進的Huffman碼(MHC)是ITU-T. 4向各國推薦的一維標準碼，主要應用於三類傳真機上。MHC碼是一種常用的變長碼，其信源的消息與碼字之間的關係是一對一的，是信息保持型的壓縮方法。雙網傳真系統完成與^ternet 和PSTN網絡的傳真通信，採用嵌入式系統的設計思路劃分軟硬體。其中，傳真協議採用軟體實現，傳真編解碼和外圍設備控制器採用硬體實現，以降低設計複雜度，提高傳真效率。

實用新型內容本實用新型所解決的技術問題在於提供一種雙網傳真機的編解碼電路系統，以解決上述背景技術中的缺點。本實用新型所解決的技術問題採用以下技術方案來實現雙網傳真機的編解碼電路系統，包括控制CIS掃描器件的CIS掃描電路模塊、控制 A/D轉換器件的A/D採樣控制邏輯、控制編碼電路的編碼電路模塊、控制解碼電路的解碼電路模塊、控制TPH列印器件的列印電路模塊、控制步進電機的步進電機驅動電路模塊、控制時鐘電路的時鐘電路模塊、外圍設備控制單元、數據讀寫總線接口，所述雙網傳真機的編解碼電路系統以Nios II軟核處理器、CIS掃描器件、步進電機、TPH列印器件為硬體平臺，通過FPGA實現硬體電路模塊，所述CIS掃描電路模塊、步進電機驅動電路模塊、列印電路模塊、外圍設備控制單元都連接到一根Avalon總線上，所述編碼電路模塊、解碼電路模塊、時鐘電路模塊都與外圍設備控制單元相連，所述編碼電路模塊、解碼電路模塊還與所述數據讀寫總線接口相連，所述數據讀寫總線接口又與另外一根Avalon總線相連。所述外圍設備控制單元將掃描、步進電機的驅動、列印的控制時序信號分別傳遞給所述CIS掃描器件、步進電機和TPH列印器件，完成掃描、步進電機的驅動、列印等功能。 所述CIS掃描器件含有最高1. 7MHz的掃描時鐘，且有效掃描寬度為216mm(A4紙的寬度)， 每行有17 個掃描點。FPGA內的數字邏輯產生驅動信號CIS_si和CIS_clk，並將模擬信號接入A/D轉換器的模擬輸入埠，由FPGA內數字邏輯實時對A/D轉換器的輸出進行採集。本實用新型中，所述A/D採樣控制邏輯通過CIS掃描器件將原稿的光信號轉換為電信號傳遞給A/D轉換器件，所述電信號經A/D轉換器件轉換成8 bit的數位訊號後傳遞至所述編碼電路模塊進行圖像二值化處理。A/D採樣控制邏輯完成A/D器件的時序驅動。 所述步進電機根據當前工作狀態，驅動掃描或列印夾紙的滾軸。所述TPH列印器件採用 SHECHA216-UH系統，所述編碼電路模塊使用的圖像二值化方法是固定閾值法。所述解碼電路包括解碼緩衝區、信號控制模塊、黑碼錶、白碼錶和列印緩衝區，所述解碼電路模塊採用多步合一的方法，減少查找碼錶的次數，也就是一次輸入多個碼元。根據碼錶的特點，對白解碼而言，第一次可直接輸入4個碼元，對於黑解碼，第一次可輸入2個碼元，隨後每次可輸入2個碼元或1個碼元。通過Avalon總線接口將編碼數據寫入一個32X256 bit的解碼緩衝區；解碼完成後，通過解碼控制模塊將數據送到列印緩衝區，由信號控制模塊控制列印緩衝區的復位、讀時鐘、讀請求和列印頭時鐘信號，列印緩衝區的大小為1X2 048 bit。當寫入個數記到17 時，就會進行讀操作。如果出現誤碼，寫入個數超過17 時，FIFO清零， 此時不進行讀操作，而是將誤碼的那行數據丟棄，並加入一行白點(17 個『0』)，在解碼電路中，檢測到EOL後，將對解碼緩衝區的數據交替地進行白解碼、黑解碼、白解碼操作。有益效果本實用新型採用兩級編碼和快速解碼的設計思路，在FPGA上實現了編解碼電路和外設控制器。上層軟體通過寄存器接口完成對硬體系統的控制，電路對傳真數據正確編解碼，與軟體系統相配合，為高性能的雙網傳真機提供了可靠的技術基礎。

圖1為雙網傳真機的編解碼電路系統的結構圖。圖2為雙網傳真機的編解碼電路系統的解碼電路框圖。
具體實施方式
為了使本實用新型實現的技術手段、創作特徵、達成目的與功效易於明白了解，下面結合具體圖示，進一步闡述本實用新型。參見圖1，雙網傳真機的編解碼電路系統的結構圖，雙網傳真機的編解碼電路系統，包括控制CIS掃描器件的CIS掃描電路模塊1、控制A/D轉換器件的A/D採樣控制邏輯、 控制編碼電路的編碼電路模塊5、控制解碼電路的解碼電路模塊6、控制TPH列印器件的列印電路模塊3、控制步進電機的步進電機驅動電路模塊2、控制時鐘電路的時鐘電路模塊7、 外圍設備控制單元4、數據讀寫總線接口 8，所述雙網傳真機的編解碼電路系統以Mos II軟核處理器、CIS掃描器件、步進電機、TPH列印器件為硬體平臺，通過FPGA實現硬體電路模塊，所述CIS掃描電路模塊1、步進電機驅動電路模塊2、列印電路模塊3、外圍設備控制單元4都連接到一根Avalon總線10上，所述編碼電路模塊5、解碼電路模塊6、時鐘電路模塊 7都與外圍設備控制單元4相連，所述編碼電路模塊5、解碼電路模塊6還與所述數據讀寫總線接口 8相連，所述數據讀寫總線接口 8又與另外一根Avalon總線9相連。上層軟體通過讀寫寄存器來控制外圍設備4和編、解碼電路，完成編碼數據的讀取和解碼數據的寫入。 時鐘電路7用來產生掃描、列印及步進電機所需的時序信號；由時鐘電路7產生的CIS時鐘周期為2. 6 μ s，列印時鐘周期為4. 96 μ s，步進電機時鐘周期為10ms。數據地址讀寫總線接口 8與Nios II軟核處理器直接交互各種控制命令及讀寫數據，產生外圍設備的工作使能信號，通過地址選通信號，完成各個模塊與Nios II軟核處理器之間的數據交互。所述外圍設備控制單元將掃描、步進電機的驅動、列印的控制時序信號分別傳遞給所述CIS掃描器件、步進電機和TPH列印器件，完成掃描、步進電機的驅動、列印等功能。 所述CIS掃描器件含有最高1. 7MHz的掃描時鐘，且有效掃描寬度為216mm(A4紙的寬度)， 每行有17 個掃描點。FPGA內的數字邏輯產生驅動信號CIS_si和CIS_clk，並將模擬信號接入A/D轉換器的模擬輸入埠，由FPGA內數字邏輯實時對A/D轉換器的輸出進行採集。本實用新型中，所述A/D採樣控制邏輯通過CIS掃描器件將原稿的光信號轉換為電信號傳遞給A/D轉換器件，所述電信號經A/D轉換器件轉換成8 bit的數位訊號後傳遞至所述編碼電路模塊進行圖像二值化處理。A/D採樣控制邏輯完成A/D器件的時序驅動。 所述步進電機根據當前工作狀態，驅動掃描或列印夾紙的滾軸。所述TPH列印器件採用 SHECHA216-UH 系統。所述編碼電路模塊使用的圖像二值化方法是固定閾值法，即將A/D轉化後的8 bit數據和閾值做比較，得到『O』或『1』(白點或黑點)。當總線地址為OlH時，讀取32位編碼寄存器。無失真的信源編碼方式中，使用最多的是變長碼，其中最優的編碼是Huffman 碼，改進的Huffman碼(MHC)是三類傳真機信源編碼的標準。MHC所做的主要改進是將碼字分為終止碼和形成碼，能夠用較短的編碼來表示較長的連續黑點或白點。O 63的遊程長度用終止碼表示，64整數倍的遊程長度由形成碼表示，任意遊程長度大於63的碼字表示為 「形成碼+終止碼」。參見圖2，本實用新型的解碼電路框圖，所述解碼電路包括解碼緩衝區11、解碼控制模塊12、信號控制模塊17、黑碼錶16、白碼錶15和列印緩衝區13，所述解碼電路模塊採用多步合一的方法，減少查找碼錶的次數，也就是一次輸入多個碼元。根據碼錶的特點，對白解碼而言，第一次可直接輸入4個碼元，對於黑解碼，第一次可輸入2個碼元，隨後每次可輸入2個碼元或1個碼元。通過Avalon總線接口將編碼數據寫入一個32X256 bit的解碼緩衝區11 ；解碼完成後，通過解碼控制模塊12將數據送到列印緩衝區13，由信號控制模塊17控制列印緩衝區13的復位、讀時鐘、讀請求和列印頭時鐘信號，列印緩衝區13的大小為1X2048 bit，最後通過與列印接口 14相連的印表機列印出來。解碼時，當寫入個數記到17 時，就會進行讀操作。如果出現誤碼，寫入個數超過17 時，FIFO清零，此時不進行讀操作，而是將誤碼的那行數據丟棄，並加入一行白點(17 個『O』)，在解碼電路中，檢測到EOL後，將對解碼緩衝區11的數據交替地進行白解碼、黑解碼、白解碼操作。其中解碼碼錶的地址和數據寬度均為8 bit。解碼時，接收4 bit數據(白碼元)，通過形成的8 bit 地址來查找碼錶並返回一個8 bit數據Ram_Data，並根據此數據低2位的值來進行下一步操作。當Ram_Data低2位為『01』時，輸出數據高6位的值，此時終止碼使能有效；當Ram_ Data低2位為『11』時，輸出數據高6位的值，此時形成碼使能有效；當Ram_Data低2位為 『00』時，表示接收1 bit數據和Ram_Data相加形成新地址；當Ram_Data低2位為『10』時， 表示接收2 bit數據和Ram_Data相加形成新地址；繼續查找碼錶，重複操作，直到譯出碼元或出錯為止。查找黑白碼錶不同的是對於白解碼而言，由於最短碼字長度為4，所以第一次可直接查找4 bit碼元，隨之可查找2 bit或1 bit碼元；而對於黑解碼而言，由於最短的碼字長度為2，所以第一次查找2 bit碼元，隨之可查找2 bit或1 bit碼元；輸出的 6 bit數據為連續黑點或連續白點的個數。將解碼後的數據存入1X2048 bit的列印緩衝區，當存儲數據滿一行時，輸出到列印頭列印，待清空後再進行下一行的解碼。掃描到列印一行的時間要求是10ms，所以解碼完成後進行等待，直到數據鎖存後再進行下一行的解碼。 以上顯示和描述了本實用新型的基本原理和主要特徵及本實用新型的優點，本行業的技術人員應該了解，本實用新型不受上述實施例的限制，上述實施例和說明書中描述的只是說明本實用新型的原理，在不脫離本實用新型精神和範圍的前提下，本實用新型還會有各種變化和改進，這些變化和改進都落入要求保護的本實用新型範圍內，本實用新型要求保護範圍由所附的權利要求書及其等效物界定。
權利要求1.雙網傳真機的編解碼電路系統，包括控制CIS掃描器件的CIS掃描電路模塊、控制 A/D轉換器件的A/D採樣控制邏輯、控制編碼電路的編碼電路模塊、控制解碼電路的解碼電路模塊、控制TPH列印器件的列印電路模塊、控制步進電機的步進電機驅動電路模塊、控制時鐘電路的時鐘電路模塊、外圍設備控制單元、數據讀寫總線接口，其特徵在於，所述CIS 掃描電路模塊、步進電機驅動電路模塊、列印電路模塊、外圍設備控制單元都連接到一根 Avalon總線上，所述編碼電路模塊、解碼電路模塊、時鐘電路模塊都與所述外圍設備控制單元相連，所述編碼電路模塊、解碼電路模塊還與所述數據讀寫總線接口相連，所述數據讀寫總線接口又與另外一根Avalon總線相連。
2.根據權利要求1所述的雙網傳真機的編解碼電路系統，其特徵在於，所述CIS掃描器件含有最高1. 7MHz的掃描時鐘。
3.根據權利要求1所述的雙網傳真機的編解碼電路系統，其特徵在於，所述TPH列印器件採用SHECHA216-UH系統。
專利摘要雙網傳真機的編解碼電路系統，包括控制CIS掃描器件的CIS掃描電路模塊、控制A/D轉換器件的A/D採樣控制邏輯、控制編碼電路的編碼電路模塊、控制解碼電路的解碼電路模塊、控制TPH列印器件的列印電路模塊、控制步進電機的步進電機驅動電路模塊、控制時鐘電路的時鐘電路模塊、外圍設備控制單元等，所述雙網傳真機的編解碼電路系統以NiosⅡ軟核處理器、CIS掃描器件、步進電機、TPH列印器件為硬體平臺，通過FPGA實現硬體電路模塊。本實用新型對傳真數據正確編解碼，與軟體系統相配合，為高性能的雙網傳真機提供了可靠的技術基礎。
文檔編號H04N1/00GK202197347SQ201120299569
公開日2012年4月18日 申請日期2011年8月18日 優先權日2011年8月18日
發明者秦雄, 胡鵬, 謝小飛, 陽君 申請人:湖南鼎新沃克信息技術有限公司