慢波傳輸線路的製作方法

2023-05-16 20:46:51 2

專利名稱：慢波傳輸線路的製作方法
技術領域：
本發明涉及在諸如信息終端的無線通信設備中使用的傳輸線路，更具體地，涉及 呈現低損耗特性的緊湊傳輸線路。
背景技術：
近來，使用毫米波段進行無線電通信的期待越來越高。在消費者應用中使用毫米 波段無線電通信技術需要小型化和減低成本。如今，使用諸如GaAs等昂貴材料的工藝已被 應用到毫米波段RF電路的製造中。順便提及，如果可以將CMOS(互補金屬氧化物半導體)工藝應用到毫米波段 RF(無線電頻率)電路中，則可以降低用於製造毫米波段RF電路的成本。然而，在將諸如放 大器的電路構造為用於毫米波段的情況下，當通過分布常數電路設計諸如匹配電路的電路 時，諸如傳輸線路的無源電路的面積變得大於諸如電晶體的有源元件的面積。因此，在將電 路小型化時遇到困難。慢波結構已被一般地已知為用於小型化傳輸線路的技術。例如，所建議的結構(例如，見專利文獻1)使用垂直於傳輸線路的信號線和地線 的條形線作為虛設接地(Dummy Ground)，並且，具有與地線的電位相同的電位的條形線靠 近信號線。圖8是示出該傳輸線路的結構的視圖。垂直於信號線14以及地線16a和16b的 條形線(Strip Line) 30被用作虛設接地。通過該結構，可以通過使具有與地線的電位相同 的電位的虛設接地靠近信號線，來提高傳輸線路的電容。在該結構中，條形線與信號線以直 角交叉，從而沒有電流流過。因此原因，由地線16a和16b以及信號線14構成的傳輸線路 的電感andUctance)L不被降低。因此，可以使在該傳輸線路中使用的波長更短，並可以使 傳輸線路小型化。相關技術文獻專利文獻專利文獻1 JP-A-2007-306290

發明內容
本發明要解決的問題然而，在相關技術的傳輸線路的結構中，用作虛設接地的條形線被配線為使得該 條形線的寬度與條形線之間的間隔的比變為1 1。因此，傳輸線路的特徵阻抗變差。然 而，當傳輸線路的上述結構被應用於需要諸如在例如MMIC (微波單片集成電路)的輸入/ 輸出埠中使用的50歐姆阻抗的區域中時，將引起損耗的極度提高的問題。本發明的目的在於縮短傳輸線路中的波長，以及提供緊湊且低損耗的慢波傳輸線 路。解決問題的手段
本發明的慢波傳輸線路包括信號線，其包括第一阻抗線路和第二阻抗線路，所 述第二阻抗線路比所述第一阻抗線路長，並且所述第二阻抗線路具有比所述第一阻抗線路 的阻抗大的阻抗，通過所述第一阻抗線路和所述第二阻抗線路的重複布置來形成所述信號 線；地線；以及條形線，其連接到所述地線並與所述信號線交叉。該結構使得可以降低傳輸線路的損耗，以及小型化傳輸線路，而且使得半導體集 成電路更便宜，以及增強半導體集成電路的性能。在所述慢波傳輸線路中，通過形成在半導體基板上的多個導電層和絕緣層構造所 述信號線、所述地線以及所述條形線。此外，所述第一阻抗線路包括在所述多個導電層中 的最頂層導電層中形成的信號線路，其形成所述信號線的一部分；在所述最頂層導電層中 形成的接地，其形成所述地線的一部分；空氣橋，其形成在位於所述最頂層導電層下方的一 層處的導電層中，並形成所述條形線；以及通孔，其將所述接地連接到所述空氣橋。該結構使得可以降低在通過諸如CMOS工藝的半導體工藝製造的半導體基板上形 成的傳輸線路的阻抗。此外，該結構還使得可以增強慢波傳輸線路的波長縮短效果以及小 型化傳輸線路。在所述慢波傳輸線路中，通過形成在半導體基板上的多個導電層和絕緣層構造所 述信號線、所述地線以及所述條形線。此外，所述第一阻抗線路包括在所述多個導電層中 的最頂層導電層中形成的信號線路，其形成所述信號線的一部分；在所述最頂層導電層中 形成的接地，其形成所述地線的一部分；輔助信號線路，其形成在所述多個導電層中的至少 一層中，其形成所述信號線路的一部分，並且形成在所述信號線路的下方；空氣橋，其形成 在位於形成所述輔助信號線路的導電層下方的一層處的導電層中，並形成所述條形線；通 孔，其將所述接地連接到所述空氣橋；以及短路通孔，其將所述信號線路連接到所述輔助信 號線路。該結構使得可以進一步降低在通過諸如CMOS工藝的半導體工藝製造的半導體基 板上形成的傳輸線路的阻抗。此外，該結構還使得可以進一步增強慢波傳輸線路的波長縮 短效果以及小型化傳輸線路。在所述慢波傳輸線路中，通過形成在半導體基板上的多個導電層和絕緣層構造所 述信號線、所述地線以及所述條形線。此外，所述第二阻抗線路包括在所述多個導電層中 的最頂層導電層中形成的信號線路，其形成所述信號線的一部分；以及在所述最底層金屬 層中形成的接地，其形成所述地線的一部分。該結構使得可以提高在通過諸如CMOS工藝的半導體工藝製造的半導體基板上形 成的傳輸線路的阻抗。此外，該結構還使得可以增強慢波傳輸線路的波長縮短效果以及小 型化傳輸線路。在所述慢波傳輸線路中，通過形成在半導體基板上的多個導電層和絕緣層構造所 述信號線、所述地線以及所述條形線。此外，所述第二阻抗線路包括在所述多個導電層中 的最頂層導電層下方的導電層中形成的信號線路，其形成所述信號線的一部分；以及在所 述多個導電層中的最底層導電層中形成的接地，其形成所述地線的一部分。該結構使得可以進一步提高在通過諸如CMOS工藝的半導體工藝製造的半導體基 板上形成的傳輸線路的阻抗。此外，該結構還使得可以進一步增強慢波傳輸線路的波長縮 短效果以及小型化傳輸線路。
所述慢波傳輸線路具有在形成所述第一阻抗線路的信號線路中形成狹縫的結構。該結構使得可以在不受限於CMOS工藝規則的情況下設置所述低阻抗線路(第一 阻抗線路)的線路寬度。因此，提高了低阻抗線路的阻抗值的自由度，還能夠使作為所述慢 波傳輸線路的傳輸線路進一步小型化。在所述慢波傳輸線路中，將所述慢波傳輸線路分支或合併的二分支電路配備具有 調整功能的阻抗調整元件，使得所述慢波傳輸線路的阻抗與所述二分支電路的阻抗匹配。該結構使得可以降低由於分支中發生的阻抗差而導致的損耗。可以形成使用慢波 傳輸線路的緊湊且低損耗的電路。在所述慢波傳輸線路中，包括在所述慢波傳輸線路中形成的彎曲的結構配備能夠 調整所述彎曲內側的相位旋轉量與所述彎曲外側的相位旋轉量的相位調整元件。該結構使得可以調整所述彎曲內側的相位旋轉量、以及所述彎曲的外側的相位旋 轉量；因此，可以在很少損耗的情況下彎曲所述慢波傳輸線路。只要使用所述慢波傳輸線路製造半導體集成電路，便可以便宜且緊湊地製造半導 體集成電路。本發明的優點根據本發明的慢波傳輸線路，交替地布置第一阻抗線路和阻抗高於第一阻抗線路 的第二阻抗線路，由此可以實現產生波長縮短效果的慢波傳輸線路結構。此外，可以調整第 二阻抗線路的線路長度與第一阻抗線路的線路長度的比。慢波傳輸線路的總阻抗被設置為 約50歐姆，由此降低損耗。因此，可以形成緊湊且低損耗的傳輸線路。


圖1(a)是示出本發明第一實施例的慢波傳輸線路的圖解結構的斜視圖，圖1(b) 是其頂視圖。圖2是示出本發明第一實施例的慢波傳輸線路的原理的原理圖。圖3是示出本發明第一實施例的慢波傳輸線路的示例特性的曲線圖。圖4是示出本發明第一實施例的慢波傳輸線路的另一示例特性的曲線圖。圖5(a)是形成本發明第一實施例的慢波傳輸線路的低阻抗線路結構的、沿著圖 1(b)中的線Va-Va取得的截面圖，圖5(b)是形成本發明第一實施例的慢波傳輸線路的低阻 抗線路的結構的、沿著圖1(b)中的線Vb-Vb取得的截面圖。圖6(a)是形成本發明第二實施例的慢波傳輸線路的低阻抗線路結構的截面圖， 圖6(b)是形成本發明第二實施例的慢波傳輸線路的高阻抗線路結構的截面圖。圖7(a)是形成本發明第三實施例的慢波傳輸線路的低阻抗線路結構的截面圖， 圖7(b)是形成本發明第三實施例的慢波傳輸線路的高阻抗線路結構的截面圖。圖8是相關技術傳輸線路的圖解結構視圖。圖9是從頂部觀察的第四實施例的慢波傳輸線路的圖解結構視圖。圖10是從頂部觀察的第五實施例的慢波傳輸線路的圖解結構視圖。圖11示出了第五實施例的慢波傳輸線路，對其應用了 90度的彎曲結構。圖12是示出圖10中所示的第五實施例的慢波傳輸線路的信號線路103a以T分 支的形狀連接的視圖。
圖13是從頂部觀察的第六實施例的慢波傳輸線路的圖解結構視圖。
具體實施例方式下面參照附圖描述本發明的實施例。假定本發明被應用於CMOS工藝，包括層積多個導電層、絕緣層、半導體層等；以 及將所述層刻蝕為期望的圖案。然而，本發明並不限定於CMOS工藝，而是適用於各種半導 體工藝。在本發明的實施例中，將傳輸線路描述為共面線路。傳輸線路結構上包括至少多 個導電層和絕緣層。除金屬層外，還可以應用多晶矽導電膜或各種導電膜作為導電層。可 以使用諸如鋁和銅的各種金屬作為用於金屬層的材料。(第一實施例)圖1是本發明第一實施例的慢波傳輸線路100的示意圖。圖1(a)是斜視圖，圖 1(b)是頂視圖。如圖1(b)所示，慢波傳輸線路100包括低阻抗線路102(本發明的第一阻抗線 路)、以及連接到低阻抗線路102的高阻抗線路103(本發明的第二阻抗線路)。如圖1 (a)所示，低阻抗線路102包括信號線路102a、接地102b以及空氣橋102c。 空氣橋102c位於低阻抗線路102的下方。高阻抗線路103包括信號線路103a和接地103b。 通孔102d將接地102b連接到低阻抗線路102的空氣橋102c。在低阻抗線路102中，信號線路10 和接地102b形成共面線路。如下文將描述 的，空氣橋102c被用於使共面線路兩側上的接地102b具有相同的電位。空氣橋還用作形 成聯繫圖8所描述的、專利文獻1的虛設接地的條形線。具體地，通過這種結構，可以使形成具有與接地102b的電位相同的電位的空氣橋 102c的條形線更靠近信號線路102a，從而可以提高傳輸線路的電容。此外，空氣橋102c的 條形線以直角與信號線路10 交叉，從而沒有電流流入條形線。因此，由信號線路10 和 接地102b形成的電感不被降低。在高阻抗線路103中，布置了信號線路103a和接地103b，同時它們通過空氣橋 102c在垂直方向上互相分開，如下文所述。通過這種結構，確保了預定的阻抗。下面描述圖1中所述的本發明第一實施例的慢波傳輸線路100的操作。圖2是本發明第一實施例的慢波傳輸線路100的原理圖。如圖2所示，本發明第 一實施例的慢波傳輸線路100的信號線路包括低阻抗線路102的信號線路102a、與連接到 低阻抗線路102的信號線路10 的高阻抗線路103的信號線路103a的交替重複的布置。包括低阻抗線路102的信號線路102a (線路長度L2)和高阻抗線路103的信號線 路103a(線路長度Li)的重複結構的一個周期長度被假設為L( = L1+L2)。基於該假設，進 行設置，使得高阻抗線路103的線路長度Ll變得大於低阻抗線路102的線路長度L2。現 在，通過與由以1 1的比重複低阻抗線路的線路長度L2和高阻抗線路的線路長度Ll的 結構形成信號線路的情況相比較，來提供設置該信號線路長度的原因。一般地，當通過使用CMOS工藝形成傳輸線路時，考慮到趨膚效應和導體損耗，通 過使用包括最厚金屬的最頂層來形成傳輸線路。當使用最頂層的金屬層形成傳輸線路時，可以通過例如加寬信號線路的寬度或縮短從接地至信號線路的距離，來實線具有約10歐姆的阻抗的低阻抗線路。同時，與低阻抗 線路相比，必須對高阻抗線路給定信號線路的寬度的減小。然而，當減小信號線路的寬度 時，由於對信號線路的形成工藝的限制、以及對信號線路的寬度的最小化的限制而遇到困 難，所以實踐中僅可以實現具有約90歐姆的阻抗的高阻抗線路。如圖2所示，由低阻抗線路(阻抗Z1，信號線路長度L2)與高阻抗線路(阻抗跑， 信號線路長度Li)形成信號線路的重複結構，使得線路長度L2與信號線路長度Ll的比變 為1 1。作為一般示例，當高阻抗線路的阻抗跑是90歐姆並且低阻抗線路的阻抗Zl是 10歐姆時，整個信號線路的阻抗變為約·^(Zl χ Zh)=30歐姆。該信號線路難以用作50歐
姆線路。因此，在相關技術方法中，對提高信號線路的阻抗存在限制。然而，根據第一實施例，可以通過改變低阻抗線路102的信號線路長度L2與高阻 抗線路103的信號線路長度Ll的比，來調整整個信號線路的阻抗(對應於信號線路的重複 結構的一個周期)。例如，即使當高阻抗線路103的阻抗跑是90歐姆時以及當低阻抗線路102的阻 抗Zl是10歐姆時，正如上述情形，可以通過將高阻抗線路103的信號線路長度Ll設置得 大於低阻抗線路102的信號線路長度L2，而使整個信號線路的阻抗接近50歐姆，從而可以 將該信號線路用作50歐姆線路(見圖2)。圖3示出了聯繫整個信號線路(信號線路的重複結構的一個周期)的阻抗(右側 縱軸)、以及信號線路損耗(左側縱軸)而執行的仿真的結果，將它們相對於高阻抗線路的 信號線路長度Ll與低阻抗線路的信號線路長度L2的比繪出。這裡將高阻抗線路的信號線 路長度Ll與低阻抗線路的信號線路長度L2的比定義為「佔空比=L1/(L1+L2)」(橫軸)。 信號線路損耗被轉化為每波長的損耗。圖3中所示的實線A示出了第一實施例的相對於佔空比的信號線路損耗。實線B 示出了第一實施例的相對於佔空比的整個信號線路的阻抗。此外，圖3中所示的實線C示 出了通常50歐姆線路的相對於佔空比的信號線路損耗。該損耗是2. ldb/λ的常量。當基於圖3中的實線B和C將佔空比設置為約0.8時，可以看出整個傳輸線路的 阻抗可以被設置為約50歐姆，並且線路損耗可以被抑制到約2. ldb/λ，其約等於通常的50 歐姆線路。因此，只要近似地設置佔空比，就可以將線路損耗抑制到約與通常的50歐姆線 路相同的水平。圖4示出了相對於高阻抗線路的信號線路長度Ll與低阻抗線路的信號線路長度 L2的比的波長縮短效果(縱軸)的仿真的結果。類似於圖3，圖4示出了將高阻抗線路的信號線路長度Ll與低阻抗線路的信號線 路長度L2的比定義為「佔空比=L1/(L1+L2)」(橫軸)。圖4中所示波長縮短比(縱軸)示 出了當將該信號線路的波長與通常50歐姆線路的波長λ0相比時獲得的波長縮短比(λ/ λ 0)。如圖4所示，當佔空比被設置為0. 8時，波長縮短效果可以被設置為約0. 68。在第一實施例中，基於圖3和圖4中所示的仿真結果設置佔空比使得整個信號線 路的線路阻抗變為約50歐姆。可以看出，在該佔空比處，可以使波長縮短約32%，同時，線 路損耗基本保持與通常的50歐姆線路相同。因此，在第一實施例中，可以實現緊湊且低損 耗的50歐姆傳輸線路。在第一實施例中，現在參照圖5描述在CMOS工藝中形成的低阻抗線路2和高阻抗線路3的示例結構。圖5 (a)示出了第一實施例的低阻抗線路2的截面圖，圖5(b)示出了第一實施例 的高阻抗線路3的截面圖。如圖5所示，通過使用在CMOS工藝中獲得的最頂層金屬(層Mn)來形成低阻抗線 路102的信號線路10 和接地102b中的每一個。通過使用從最底層(層Ml)延伸到比最 高層低一層的Mn-I層的層，空氣橋102c被形成為變得與信號線路10 垂直。通過使用通 孔102d將接地10 和空氣橋102c連接在一起。通常使用空氣橋102c使共面線路兩側上的接地102b成為相同的電位。此外，為 了最小化空氣橋對信號線路10 的影響，通常將空氣橋102C置於最底層(圖5(a)中的層 Ml)。然而，在第一實施例中，通過使用從Ml至Mn-I的層來形成空氣橋102c，提高了空氣橋 102c和信號線路之間的電容。因此，可以形成低阻抗線路102。將信號線路10 與接地102b之間的間隙G2縮窄到例如聯繫CMOS工藝所限定的 最小間隙，從而可以縮小間隙的阻抗。同時，在高阻抗線路103中，信號線路103a位於層Mn中，並且接地10 位於層Ml 中。通過將信號線路103a的寬度Wl縮窄到聯繫CMOS工藝所指定的最小線路寬度、以及盡 可能地加寬信號線路103a和接地10 之間的間隙G1，可以實現高阻抗。電流通常流入共面線路的接地10 中。為此原因，為了降低線路損耗，通常將共 面線路的接地10 置於鋪設信號線路103a的同一層Mn中。然而，為了將波長縮短效果增 強到更大的程度，儘可能大地增加高阻抗線路103的阻抗是有效的。在第一實施例的結構中，共面線路的接地10 位於層Ml中，以進一步增強波長縮 短效果，由此，增加信號線路103a和接地10 之間的距離。圖3中所示的特性結果示出了 在該共面線路中發生基本等於通常的50歐姆線路中發生的損耗的損耗。因此，即使當共面 線路的接地10 位於層Ml中時，也觀察不到損耗的惡化。其原因在於，接地10 基本不對高阻抗線路103有貢獻，以及高阻抗線路用作僅 由信號線路103a形成的電感。因此，接地10 被排除作為高阻抗線路103的組成元件。 然而，為了互連位於高阻抗線路103之前和之後的各個低阻抗線路102的接地102b，接地 103b是必須的。現在描述低阻抗線路102的尺寸和高阻抗線路103的尺寸。對CMOS工藝提供稱為金屬密度規則的規則。該規則限定CMOS晶片上的每一層中 的金屬的比例。該規則禁止在半導體晶片中將金屬布置在一側上。具體地，該規則在晶片 中禁止低於預定值的金屬密度(最小密度)。同樣地，也限定最大密度。也禁止超過最大密 度布置金屬。例如，該規則限定測量為A平方微米的金屬面積的範圍從至C%。因此，當金 屬的面積不足時，必須布置虛設金屬來滿足該規則。然而，虛設金屬通常導致傳輸線路的特 性的惡化。為此原因，期望使用沒有虛設金屬的傳輸線路。假設低阻抗線路102的空氣橋102c的長度是L2且其寬度是W2，則每一層上的空 氣橋102c的面積是(L2XW2)。高阻抗線路103位於低阻抗線路102的前面和後面，並且， 在高阻抗線路103之下不存在空氣橋。在第一實施例中，在慢波傳輸線路100的重複結構的一個周期內，長度L寬W的區域中呈現測量為(L2XW)的金屬面積。因此，只要位於低阻抗線路102下方的空氣橋102c 的面積(L2XW)滿足密度規則，就不需要放置虛設金屬，因此，傳輸線路的特性將不被惡 化。具體地，在測量為A平方微米的面積中，唯一的要求是將低阻抗線路102的線路長度和 高阻抗線路103的線路長度設置為滿足以下提供的表達式1.[數學表達式1]B 彡(L2Xff)/((L1+L2) Xff) = L2/L 彡 C · · ·(表達式 1)根據第一實施例，慢波傳輸線路100包括低阻抗線路102和高阻抗線路103，它們 被重複地鋪設在通過CMOS工藝製造的半導體基板上。在慢波傳輸線路的結構中，高阻抗線 路103的線路長度Ll大於低阻抗線路102的線路長度L2，從而傳輸線路的總阻抗被設置為 約50歐姆。因此，可以實現呈現波長縮短效果的低損耗慢波傳輸線路。聯繫低阻抗線路102的結構，信號線路10 和接地102b形成在最頂層中。通過 使用位於構成信號線路10 的層下方的多個層形成空氣橋102c。聯繫高阻抗線路103的 結構，在最頂層中形成信號線路103a，在最底層中形成接地10北。可以在通過CMOS工藝制 造的半導體基板上形成低阻抗線路102和高阻抗線路103。此外，根據上述表達式1將低阻抗線路102的線路長度L2與高阻抗線路103的線 路長度Ll的比設置為滿足CMOS工藝的密度規則。因此避免了鋪設虛設金屬的必要，並且 可以在不涉及惡化傳輸特性的情況下形成慢波傳輸線路100。此外，形成具有第一實施例中描述的慢波傳輸線路的半導體集成電路。可以最小 化用於毫米波段等的無源電路，在毫米波段，在提供具有集總常數的匹配電路等上遇到困 難。因此，可以小型化半導體集成電路。在第一實施例中，將空氣橋102c布置為從層Ml延伸到層Mn-I。然而，也可以採用 將空氣橋102c布置為從層Mk (k彡2)延伸到層Mn-I的結構。必須將高阻抗線路103的接 地10 鋪設在層Mk中。其原因在於，高阻抗線路103的接地10 實現互連各個低阻抗線 路102的接地10 的角色。(第二實施例)圖6是示出本專利申請的第二實施例的慢波傳輸線路200的結構的視圖。圖6 (a) 示出了低阻抗線路的截面圖，圖6(b)示出了高阻抗線路的截面圖。在圖6中，省略了對與 聯繫第一實施例描述的對等物具有相同功能的元件的說明。在圖6中，在低阻抗線路202(等價於本發明的第一阻抗線路)的信號線路20 的下方布置輔助信號線路204。短路通孔205將低阻抗線路202的信號線路20 連接到輔 助信號線路204。高阻抗線路(等價於本發明的第二阻抗線路)具有與聯繫第一實施例所 描述的對等物類似的結構，並省略對其的說明。現在參考諸如上述的結構的結構說明慢波傳輸線路的操作。當在低阻抗線路202的信號線路20 下方形成輔助信號線路204時，並且當通過 短路通孔205將信號線路20 和輔助信號線路204連接在一起時，將輔助信號線路204布 置為從層M2延伸到層Mn-I。因此，從層M2延伸到層Mn的金屬層變為被用作信號線路。因 為此時在層Ml中出現了空氣橋202c，所以空氣橋202c和信號線路之間的電容值變為由在 位於層M2中的輔助信號線路204與空氣橋202c之間存在的電容值確定。通過從層Mn-I 延伸到層M2的金屬層和通孔202d將接地202b連接到空氣橋202c，從而空氣橋202c變得垂直於信號線路20加。在CMOS工藝中，頂層金屬具有大的厚度，因此層Mn和層Mn-I之間的間隔也相應 地變得較大。朝著最底層金屬層，金屬層之間的間隔變得越來越小。隨著信號線路變得更 靠近於最底層金屬層，可以獲得空氣橋和信號線路之間存在的電容的更大值。在第二實施例中，因為將輔助信號線路204鋪設到靠近底層的層M2，如上所述， 所以可以使空氣橋202c和信號線路之間存在的電容值大於聯繫第一實施例所描述的電容 值。結果，可以使該慢波傳輸線路的阻抗小於聯繫第一實施例所描述的慢波傳輸線路的阻 抗。如上所述，在第二實施例中，當將佔空比設置為使得整個信號線路的線路阻抗變 為如第一實施例的約50歐姆時，在該佔空比處，可以在具有與通常的50歐姆線路中發生的 損耗基本相同的損耗的情況下產生波長縮短效果。此外，根據第二實施例，將輔助信號線路 204布置在低阻抗線路202的信號線路20 的下方，並且通過短路通孔將信號線路20 與 輔助信號線路204連接。結果，該結構使得可以降低構成慢波傳輸線路200的低阻抗線路 202的阻抗。當與通常的50歐姆線路的波長λ 0相比時，可以產生大於在圖4中所示的第 一實施例中產生的波長縮短效果的波長縮短效果。在第二實施例中，具體地，根據上述表達式1設置低阻抗線路202的線路長度L2 與高阻抗線路203的線路長度Ll的比，使得滿足CMOS工藝的密度規則，如第一實施例所 述。結果，避免了鋪設虛設金屬的必要，並且可以在不惡化傳輸特性的情況下構造慢波傳輸 線路200。具有聯繫第二實施例所描述的慢波傳輸線路的半導體集成電路被構造。因此可以 小型化用於毫米波段等的無源電路，在毫米波段，在提供具有集總常數的匹配電路等上遇 到困難。從而，可以小型化半導體集成電路。在第二實施例中，參考從層M2至層Mn-I鋪設輔助信號線路204的結構。然而，慢 波傳輸線路並不限定於該結構。例如，慢波傳輸線路的本質要求是使用金屬層(例如層Mm 至層Mn-1(M是2或更大))構造慢波傳輸線路。因此，還可以選擇使用金屬層Ml至Mm-I 形成空氣橋202c的結構。第二實施例已經說明了通過短路通孔將輔助信號線路204與信號線路20 連接 在一起的結構。然而，即使當採用不使用短路通孔、並且其中各個層的輔助信號線路204不 連接到信號線路20 的結構時，各層的輔助信號線路之間也產生電容；因此，可以預期波 長縮短效果。(第三實施例)圖7是示出第三實施例的慢波傳輸線路300的結構的視圖。圖7(a)是低阻抗線 路的截面圖，圖7(b)是高阻抗線路的截面圖。在圖7中，省略了與聯繫第二實施例所描述 的等同物的功能相同的元件的說明。在圖7中，低阻抗線路302(等價於本發明的第一阻抗線路)包括在層Mn中形成 的信號線路30 、在層Mn中形成的接地302b以及在層Ml中形成的空氣橋302c。通過從 層Mn-I至層M2的金屬層以及通孔302d將接地302b和空氣橋302c連接到一起。通過從 層Mn-I至層M2的金屬層以及通孔將接地302b連接到空氣橋302c，使得空氣橋302c變為 垂直於信號線路30加。高阻抗線路303(等價於本發明的第二阻抗線路)包括在層Mn-I上形成的信號線路306以及在層Ml上形成的接地30北。現在參照諸如上述結構的結構描述慢波傳輸線路的操作。在通常情況下，在CMOS工藝中，可以使線的寬度朝著更低層越來越窄。高阻抗線 路303的信號線路306位於更低層Mn-I，並且，使信號線路的寬度Wl更窄，從而可以提高信 號線路的阻抗。此時，必須對低阻抗線路302給出這樣的結構通過使用短路通孔305將信 號線路30 和輔助信號線路304連接在一起。如上所述，在第三實施例中，設置佔空比使得整個信號線路的線路阻抗變為如第 一實施例中的約50歐姆。在該佔空比，可以在具有與通常的50歐姆線路中發生的損耗基 本相同的損耗的情況下產生波長縮短效果。此外，根據第三實施例，通過使用層Mn-I形成高阻抗線路303的信號線路306。還 可以提高高阻抗線路303的阻抗。當與通常的50歐姆線路的波長λ 0相比時，可以產生大 於圖4中所示的第一實施例中產生的波長縮短效果的波長縮短效果。在第三實施例中，具體地，根據上述表達式1設置低阻抗線路302的線路長度L2 與高阻抗線路303的線路長度Ll的比，使得滿足CMOS工藝的密度規則，如第一實施例所 述。結果，避免了鋪設虛設金屬的必要，並且可以在不惡化傳輸特性的情況下構造慢波傳輸 線路300。具有聯繫第三實施例所描述的慢波傳輸線路的半導體集成電路被構造。因此可以 小型化用於毫米波段等的無源電路，在毫米波段，在提供具有集總常數的匹配電路等上遇 到困難。從而，可以小型化半導體集成電路。在第三實施例中，參考在層Mn-I中鋪設信號線路306的結構。然而，慢波傳輸線 路並不限定於該結構。還可以使用從Ml至Mn-I的任意層。(第四實施例)圖9是從頂部觀察的、第四實施例的慢波傳輸線路400的圖解結構視圖。在圖9 中，附圖標記40 表示在信號線路10 和層Mn中形成的狹縫。在其它方面，慢波傳輸線 路在結構上與聯繫第一實施例所描述的對等物相同，因此省略對其的說明。現在參照諸如上述結構的結構描述慢波傳輸線路的操作。一般地，可以通過加寬 信號線路10 的寬度實現低阻抗線路102的阻抗的降低。根據CMOS工藝的工藝規則，在 形成具有給定寬度或更大寬度時遇到困難。為此原因，由CMOS工藝確定低阻抗線路102的 阻抗的低限。然而，如圖9所示，在構成低阻抗線路102的信號線路10 中製造狹縫40 ，從 而可以自由地設計低阻抗線路102的信號線路10 的寬度，而不受限於CMOS工藝的規則。 在縱向和橫向上，將狹縫40 布置在信號線路10 的中心，從而流過信號線路10 的末 端的電流基本不受狹縫的影響，因此可以實現低損耗線路。如上所述，根據本發明，在低阻抗線路102的信號線路10 中製造狹縫40 ，從而 可以自由地選擇的阻抗線路102的阻抗而不受CMOS工藝的規則的約束。因此，可以大大提 高波長縮短效果。已經關於在層Mn中的信號線路10 中製造狹縫40 的結構說明了本實施例。然 而，如聯繫第二實施例所示，當然，可以甚至關於輔助信號線路204而採用類似結構。(第五實施例)
圖10是從頂部觀察的、第五實施例的慢波傳輸線路500的圖解結構視圖。在圖10 中，附圖標記507表示將傳輸線路分開的二分支電路。在其它方面，慢波傳輸線路在結構上 與聯繫第一實施例所描述的對等物基本相同，因此省略對其的說明。現在參考諸如上述結構的結構描述慢波傳輸線路的操作。通常情況下，當使用傳 輸線路形成匹配電路時，需要使用T分支等的分支電路。然而，當在傳輸線路中使用慢波傳 輸線路500時，選擇簡單的分支電路結構遇到困難。為此原因，如圖10所示，使用二分支電 路507，從而可以平滑地連接三方向慢波傳輸線路500。相應地，由低阻抗線路102的阻抗和高阻抗線路103的阻抗確定本實施例的慢波 傳輸線路500的特徵阻抗。例如，當傳輸線路100的慢波阻抗是ZO時，可以通過設計二分 支電路507的各個埠使得所述埠的阻抗也變為Z0，來消除阻抗不連續。因此，可以構造 低損耗分支電路。在二分支電路507中發生接地不連續的區域中加入空氣橋508，從而可以 匹配慢波傳輸線路的兩側的地電位。如上所述，根據本實施例，當使用慢波傳輸線路500構造分支電路時，使用其埠 阻抗與慢波傳輸線路500的阻抗ZO相等的二分支電路507，從而可以構造低損耗分支電路。 可以構造緊湊且低損耗的半導體集成電路。雖然本實施例已經提供了二分支電路的情形，但本發明還可以應用到不是二分支 電路的電路中，例如90度彎曲結構，如圖11所示。如圖12所示，可以以T分支的形式連接各個慢波傳輸線路500的信號線路103a。 還可以加入阻抗調整元件509，從而可以控制此時獲得的阻抗。此時獲得的阻抗調整元件 509的優選布局是關於每個慢波傳輸線路500的阻抗調整元件的水平對稱布置。(第六實施例)圖13是從頂部觀察的、第六實施例的慢波傳輸線路600的圖解結構視圖。在圖13 中，附圖標記610表示用於調整彎曲的內側相位與彎曲的外側相位之間的差的相位調整元 件。現在參照諸如上述結構的結構描述慢波傳輸線路的操作。為了減小CMOS上的電 路面積，迄今通常執行對傳輸線路的彎曲。當傳輸線路被彎曲時，彎曲的內側和彎曲的外側 在電長度上互不相同。因此，內側和外側在相位旋轉量上互不相同，結果，傳輸線路的右側 和左側之間失去了平衡，從而導致更大的損耗。如圖13所示，相位調整元件610被加入到彎曲的外側，由此調整彎曲的外側的相 位旋轉量，從而使彎曲的外側的相位旋轉量與彎曲的內側的相位旋轉量匹配，因此，可以減 小彎曲的影響。為此，從層Mn和層Mn-I構建相位調整元件610。通過改變從外側至信號線 路103a的距離，來調整彎曲的外側的相位旋轉量。如上所示，根據本實施例，當使用慢波傳輸線路600彎曲傳輸線路時，將相位調整 元件610加入彎曲的外側，從而使得可以在低損耗的情況下彎曲線路，以及製造緊湊且低 損耗的半導體集成電路。雖然已經參照具體實施例詳細描述了本發明，但對本領域的技術人員很明顯，在 不偏離本發明的精神和範圍的情況下可以對本發明進行各種改變和修改。本專利申請基於2008年7月15日提交的日本專利申請(JP-2008-183708)，通過 引用將其主題合併到這裡。
工業實用性本發明的慢波傳輸線路產生能夠實現低損耗傳輸線路的優點，並同時產生波長縮 短效果，其可在諸如毫米波段的高頻帶處用作使用CMOS工藝等的半導體集成電路中的傳 輸線路。附圖標記說明100、200、300慢波傳輸線路102、202、302 低阻抗線路102a、202a、302a 信號線路306信號線路102b、202b 接地103b、203b、303b 接地102c、202c、302c 空氣橋102d、202d、302d 通孔103、203、303 高阻抗線路103a、203a 信號線路104、204、304輔助信號線路105、205、305 短路通孔
權利要求
1.一種慢波傳輸線路，包括信號線，其包括第一阻抗線路和第二阻抗線路，所述第二阻抗線路比所述第一阻抗線 路長，並且，所述第二阻抗線路具有比所述第一阻抗線路的阻抗大的阻抗，通過所述第一阻 抗線路和所述第二阻抗線路的重複布置來形成所述信號線； 地線；以及條形線，其連接到所述地線，並與所述信號線交叉。
2.如權利要求1所述的慢波傳輸線路，其中，通過形成在半導體基板上的多個導電層 和絕緣層來構造所述信號線、所述地線以及所述條形線；並且其中，所述第一阻抗線路包括在所述多個導電層之中的最頂層導電層中形成的信號線路，其形成所述信號線的一部分；在所述最頂層導電層中形成的接地，其形成所述地線的一部分； 空氣橋，其形成在位於所述最頂層導電層下方的一層處的導電層中，並形成所述條形 線；以及通孔，其將所述接地連接到所述空氣橋。
3.如權利要求1所述的慢波傳輸線路，其中，通過形成在半導體基板上的多個導電層 和絕緣層來構造所述信號線、所述地線以及所述條形線；並且其中，所述第一阻抗線路包括在所述多個導電層中的最頂層導電層中形成的信號線路，其形成所述信號線的一部分；在所述最頂層導電層中形成的接地，其形成所述地線的一部分； 輔助信號線路，其形成在所述多個導電層中的至少一層中，其形成所述信號線路的一 部分，並且形成在所述信號線路的下方；空氣橋，其形成在位於形成所述輔助信號線路的導電層下方的一層處的導電層中，並 形成所述條形線；通孔，其將所述接地連接到所述空氣橋；以及 短路通孔，其將所述信號線路連接到所述輔助信號線路。
4.如權利要求1-3中的任一項所述的慢波傳輸線路，其中，通過形成在半導體基板上 的多個導電層和絕緣層來構造所述信號線、所述地線以及所述條形線；並且其中，所述第二阻抗線路包括在所述多個導電層中的最頂層導電層中形成的信號線路，其形成所述信號線的一部 分；以及在所述最底層金屬層中形成的接地，其形成所述地線的一部分。
5.如權利要求1-3中的任一項所述的慢波傳輸線路，其中，通過形成在半導體基板上 的多個導電層和絕緣層構造所述信號線、所述地線以及所述條形線；並且其中所述第二阻抗線路包括在所述多個導電層之中的最頂層導電層下方的導電層中形成的信號線路，其形成所述 信號線的一部分；以及在所述多個導電層中的最底層導電層中形成的接地，其形成所述地線的一部分。
6.如權利要求1所述的慢波傳輸線路，其中，在形成所述第一阻抗線路的信號線路中 形成狹縫。
7.如權利要求1所述的慢波傳輸線路，其中，將所述慢波傳輸線路分支或合併的二分 支電路配備有具有調整功能的阻抗調整元件，使得所述慢波傳輸線路的阻抗與所述二分支 電路的阻抗匹配。
8.如權利要求1所述的慢波傳輸線路，其中，包括在所述慢波傳輸線路中形成的彎曲 的結構配備有能夠調整所述彎曲內側的相位旋轉量與所述彎曲外側的相位旋轉量的相位 調整元件。
9.一種使用根據權利要求1至8的任一項所述的慢波傳輸線路的半導體集成電路。
全文摘要
本發明提供了一種可以被小型化的低損耗慢波傳輸線路。本發明的慢波傳輸線路具有包括低阻抗線路和高阻抗線路的重複布置的結構，並且其中高阻抗線路在線路長度上長於低阻抗線路。
文檔編號H01P3/02GK102099957SQ20098012781
公開日2011年6月15日 申請日期2009年7月15日 優先權日2008年7月15日
發明者佐藤潤二, 小林茂, 松尾道明 申請人:松下電器產業株式會社