嵌入式鍺矽器件及其製作方法

2023-05-16 13:03:31 2

嵌入式鍺矽器件及其製作方法
【專利摘要】本發明提供一種嵌入式鍺矽器件及其製作方法，該方法先通過底部凹槽刻蝕形成第一凹槽並在其中嵌入第一鍺矽，再利用第一凹槽底部的第一鍺矽和側壁的半導體襯底材料不同，來進行晶向選擇性刻蝕以去掉部分側壁的半導體襯底，形成Σ狀的第二凹槽，使外延生長的第二鍺矽更接近溝道，提高溝道應力；同時先後形成的第一凹槽和第二凹槽，使第一鍺矽和第二鍺矽的外延生長選擇性沒有要求，具體工藝條件的選擇範圍更大，第一鍺矽和第二鍺矽的鍺的濃度可調範圍更大，即有利於工藝整合以及缺陷控制，有利於優化嵌入鍺矽的形貌。可見，本發明形成的嵌入式鍺矽器件在PMOS源/漏區形成的Σ狀嵌入式鍺矽的形貌更佳，且更接近溝道區，具有更大的溝道區有效應力。
【專利說明】嵌入式鍺矽器件及其製作方法

【技術領域】
[0001] 本發明涉及半導體製造領域，尤其涉及一種嵌入式鍺矽器件及其製作方法。

【背景技術】
[0002] 隨著集成電路技術的持續發展，晶片上將集成更多器件，晶片也將採用更快的速 度。在這些要求的推進下，器件的幾何尺寸將不斷縮小，在晶片的製造工藝中不斷採用新材 料、新技術和新的製造工藝。目前半導體器件的製備已經發展到納米級別，同時常規器件的 製備工藝逐漸成熟。
[0003] 在半導體器件CMOS溝道區域施加應力可以提高CMOS載流子的遷移率。在製備 CMOS的過程中，在CMOS的源漏區進行外延鍺矽（e-SiGe)以對襯底的溝道處施加壓應力 (即採用嵌入式矽鍺技術來通過嵌入式的矽鍺形成源區或漏區，從而對溝道區施加應力）， 使PMOS性能提高，並且對於PMOS，e-SiGe技術是使溝道所受應力提升的最有效的方法。研 究發現SiGe越接近溝道就越能施加大的應力，使得PMOS的性能獲得更大的提升，為此，現 有技術中設計了多種工藝方法及流程，例如在28nm技術節點，主流的-SiGe技術是依靠溼 法刻蝕對Si不同晶面的選擇性（請參考US2012/0319168 Al)來形成Σ狀的e-SiGe形 貌，請參考圖1，圖1示意性地示出了襯底中形成的"Σ"形凹槽的截面。在該截面圖中，襯 底100的表面130、凹槽側壁的上半部分140和下半部分150、以及凹槽底部180的延長線 160 (用虛線表示）形成"Σ"形。
[0004] 但是目前在形成e-SiGe過程中存在很多挑戰，其中最大的一個問題是在刻蝕襯 底形成的凹槽中外延生長e-SiGe時，e-SiGe在凹槽側壁和底部存在較大差別的生長選擇 性，導致外延SiGe與溝道的距離達不到28nm技術節點以下產品要求。
[0005] 因此，需要一種新的嵌入式鍺矽器件及其製作方法，以避免部分上述缺陷。


【發明內容】

[0006] 本發明的目的在於提供一種嵌入式鍺矽器件及其製作方法，能夠優化嵌入鍺矽的 形貌，使其更加接近溝道，提升有效應力。
[0007] 為解決上述問題，本發明提出一種嵌入式鍺矽器件的製作方法，包括以下步驟：
[0008] 在一半導體襯底上依次形成柵極介電層、柵極以及圍繞在所述柵極和柵極介電層 兩側的側牆；
[0009] 以所述柵極和側牆為掩膜，刻蝕所述半導體襯底的源/漏區以形成一定深度的第 一凹槽；
[0010] 在第一凹槽中嵌入第一鍺矽，所述第一鍺矽能覆蓋第一凹槽底部的半導體襯底而 露出第一凹槽側壁上的半導體襯底；
[0011] 採用晶向選擇性刻蝕工藝部分刻蝕露出所述第一凹槽側壁上的半導體襯底，形成 Σ狀的第二凹槽，所述第二凹槽相比第一凹槽更接近柵極；
[0012] 在所述第二凹槽中嵌入第二鍺矽。
[0013] 進一步的，在第一凹槽中嵌入第一濃度的第一鍺矽的過程包括：
[0014] 在所述第一凹槽中填滿第一濃度的第一鍺矽；
[0015] 回刻蝕所述第一鍺矽以形成第三凹槽，所述第三凹槽能露出第一凹槽側壁上的半 導體襯底，而保留第一凹槽底部的預定義厚度的第一鍺矽。
[0016] 進一步的，所述第一凹槽的深度大於300人（埃米）。
[0017] 進一步的，所述第一凹槽的深度為500 A?800 A。
[0018] 進一步的，所述第一鍺矽最終覆蓋在第一凹槽底部上的預定義厚度大於100 A。
[0019] 進一步的，所述第一鍺矽和第二鍺矽中鍺的濃度相同或不同。
[0020] 進一步的，所述半導體襯底表面的擇襯底100的表面的晶面族為{100}，第一凹槽 底部和側壁由正交的晶面族{100}和{110}組成。
[0021] 進一步的，所述晶向選擇性刻蝕工藝所用的刻蝕液主要由Tetramethyl ammonium hydroxide (TMAH)組成，在〈111>晶向上的刻蝕速率低於其他晶向。
[0022] 本發明還提供一種嵌入式鍺矽器件，包括：
[0023] 半導體襯底，
[0024] 依次形成於半導體襯底上的柵極介電層、柵極，
[0025] 形成於柵極至少一側的半導體襯底中的第一凹槽和形成於第一凹槽側壁的Σ狀 的第二凹槽；以及
[0026] 填充所述第一凹槽底部的第一鍺矽和填充第一鍺矽上表面的第一凹槽以及第二 凹槽的第二鍺矽，用於形成PMOS器件的源/漏極。
[0027] 進一步的，所述第一凹槽的深度大於300A，所述第一鍺矽的厚度大於100A，且所 述第一鍺矽和第二鍺矽中鍺的濃度相同或不同。
[0028] 與現有技術相比，本發明提供的嵌入式鍺矽器件的製作方法，先通過底部凹槽刻 蝕形成第一凹槽並在其中嵌入第一鍺矽，再利用第一凹槽底部的第一鍺矽和側壁的半導體 襯底材料不同，來進行晶向選擇性刻蝕以去掉部分側壁的半導體襯底，形成Σ狀的第二凹 槽，使外延生長的第二鍺矽更接近溝道，提高溝道應力；同時先後形成的第一凹槽和第二凹 槽，使第一鍺矽和第二鍺矽的外延生長選擇性沒有要求，具體工藝條件的選擇範圍更大，第 一鍺矽和第二鍺矽的鍺的濃度可調範圍更大，即有利於工藝整合以及缺陷控制，有利於優 化嵌入鍺矽的形貌。可見，本發明形成的嵌入式鍺矽器件，在PMOS源漏區形成的Σ狀嵌入 式鍺矽的形貌更佳，且更接近溝道區，具有更大的溝道區有效應力。

【專利附圖】

【附圖說明】
[0029] 圖1是現有的一種具有Σ狀e-SiGe的嵌入式鍺矽器件結構的剖面示意圖；
[0030] 圖2是本發明具體實施例的嵌入式鍺矽器件的製作方法流程圖；
[0031] 圖3A至圖3D是圖2所示製作方法流程中的器件結構剖面示意圖。

【具體實施方式】
[0032] 為使本發明的目的、特徵更明顯易懂，下面結合附圖對本發明的【具體實施方式】作 進一步的說明，然而，本發明可以用不同的形式實現，不應認為只是局限在所述的實施例。 應注意到：除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對布置、數字表 達式和數值不限制本發明的範圍。同時，應當明白，為了便於描述，附圖中所示出的各個部 分的尺寸並不是按照實際的比例關係繪製的。以下對至少一個示例性實施例的描述實際上 僅僅是說明性的，決不作為對本發明及其應用或使用的任何限制。對於相關領域普通技術 人員已知的技術、方法和設備可能不作詳細討論，但在適當情況下，所述技術、方法和設備 應當被視為授權說明書的一部分。在這裡示出和討論的所有示例中，任何具體值應被解釋 為僅僅是示例性的，而不是作為限制。因此，示例性實施例的其它示例可以具有不同的值。 應注意到：相似的標號和字母在下面的附圖中表示類似項，因此，一旦某一項在一個附圖中 被定義，則在隨後的附圖中不需要對其進行進一步討論。如本領域所公知，{100}晶面族包 括（100)晶面、（010)晶面、（001)晶面，{110}晶面族包括（110)晶面、（101)晶面、（011) 晶面、（1-10)晶面、（10-1)晶面、（01-1)晶面；{111}晶面族則包括（111)晶面、（-111) 晶面，（1-11)晶面，（11-1)晶面。同時，如本領域所公知，〈100>晶向族包括[100]晶向、
[010]晶向、[001]晶向，〈11〇>晶向族包括[110]晶向、[101]晶向、[oil]晶向、[1-10] 晶向、[10-1]晶向、[01-1]晶向，〈111>晶向族則包括[111]晶向、[-111]晶向、[1-11]晶 向、[11-1]晶向。同時本申請文件中，將"晶向族"簡稱為"晶向"。例如，"〈111>晶向"意 指"〈111〉晶向族"。
[0033] 下面根據圖2所示出的製作方法流程圖以及圖3A至3D所示出的各個階段的剖面 結構示意圖描述本發明的嵌入式鍺矽器件及其製作方法。半導體器件中往往既有NMOS器 件，也有PMOS器件。在CMOS器件中尤其如此。而使用嵌入式矽鍺形成的源區或漏區往往 用於PMOS器件。因此，在執行下面描述的各個步驟之前，可以用掩模遮蔽要形成NMOS器件 的部分，而暴露要形成PMOS器件的部分，從而只在要形成PMOS器件的部分中形成凹槽，並 填充嵌入式矽鍺。
[0034] 請參考圖2,本發明提出一種嵌入式鍺矽器件的製作方法，包括以下步驟：
[0035] S1，在一半導體襯底上依次形成柵極介電層、柵極以及圍繞在所述柵極和柵極介 電層兩側的側牆；
[0036] S2,以所述柵極和側牆為掩膜，刻蝕所述半導體襯底的源漏區以形成一定深度的 第一凹槽；
[0037] S3,在第一凹槽中嵌入第一鍺矽，所述第一鍺矽能覆蓋第一凹槽底部的半導體襯 底而露出第一凹槽側壁上的半導體襯底；
[0038] S4,米用晶向選擇性刻蝕工藝部分刻蝕露出所述第一凹槽側壁上的半導體襯底， 形成Σ狀的第二凹槽，所述第二凹槽相比第一凹槽更接近柵極；
[0039] S5,在所述第二凹槽中嵌入第二鍺矽。
[0040] 請參考圖3A所示，首先在步驟Sl中，在半導體襯底200上表面依次形成柵極介電 層201和柵極202。半導體襯底200的材料例如可以是矽（Si);然後可以採用側牆形成工 藝在柵極介電層201和柵極202的側壁形成側牆203,結合圖3A可以看做是側牆203圍繞 在柵極介電層201和柵極202的兩側。
[0041] 接著請繼續參考圖3A，在步驟S2中，可以以半導體襯底200上形成的柵極介電 層201、柵極202和側牆203作為掩模來，並採用幹法蝕刻工藝來對半導體襯底200進行蝕 刻（即對柵極202兩側的半導體襯底200的源/漏區刻蝕，而柵極202下方的半導體襯底 200區域通常用作溝道區用於形成源極和漏極之間的溝道），以形成第一凹槽204a，第一凹 槽204a通常為"U"形凹槽。第一凹槽204a的深度可以根據器件產品所期望的源區/漏區 的深度來確定，例如大於300人（埃米），優選為500 A?800 A。第一凹槽204a底部表面 可以基本上平行於半導體襯底200表面，側壁可以基本上垂直於半導體襯底200表面。半 導體襯底200表面的晶面族為{100}，第一凹槽204a底部和側壁由正交的晶面族{100}和 {110}組成，即半導體襯底200表面和第一凹槽204a側壁的晶面方向例如可以基本上分別 是{100}晶面族和{110}晶面族中的任意晶面。考慮到目前常用的晶片表面的晶面方向 為（001)，比較方便的是，半導體襯底200表面的晶面方向為（001)。當溝道取向被選擇為 〈11〇>晶向以獲得更大的載流子遷移率時，第一凹槽204a的側壁的晶面方向例如可以基本 上是（110)或（101)、（oil)晶向、（1-10)、（10-1)、（01-1)。
[0042] 接下來請參考圖3B，在步驟S3中，首選通過外延生長在第一凹槽中填滿第一濃度 的第一矽鍺（SiGe) 204,然後採用幹法刻蝕工藝回刻蝕所述第一鍺矽204以形成第三凹槽 204b，所述第三凹槽204b能露出第一凹槽側壁上的半導體襯底200,而保留第一凹槽底部 的預定義厚度的第一鍺矽204。外延生長第一鍺矽204的工藝，對生長選擇性沒有要求，因 此無需現有技術中需要對第一凹槽底部和側壁生長速率進行控制的特殊要求，只需要鍺矽 最終填滿第一凹槽即可，具體工藝條件的選擇範圍更大，第一鍺矽的鍺的濃度可調範圍更 大，即有利於工藝整合以及缺陷控制，有利於優化嵌入鍺矽的形貌，大大降低外延工藝的要 求。
[0043] 然後，請參考圖3C，在步驟S4中，從第三凹槽204b的側壁，對半導體襯底200進 行具有晶向選擇性的溼法蝕刻，從而形成" Σ "狀的第二凹槽205。具有晶向選擇性的溼法 蝕刻為本領域所公知，例如所用的刻蝕液主要由Tetramethyl ammonium hydroxide (四甲 基氫氧化銨，TMAH)組成，使得側壁的半導體襯底200的刻蝕速率大於底部的第一鍺矽204 的刻蝕速率，同時使得在〈111>晶向上的刻蝕速率低於其他晶向。本實施例中，柵極介電層 201底部的半導體襯底200表面、第二凹槽205側壁的上半部分和下半部分、以及第一鍺矽 204上表面的延長線形成" Σ "形。在步驟S4的晶向選擇性刻蝕工藝中，第三凹槽底部的第 一鍺矽204可以在此蝕刻過程中用作阻擋層，以防止其所覆蓋的半導體襯底被蝕刻。而未 被第一鍺矽204覆蓋的側壁則被蝕刻而形成為" Σ "形，從而避免了尖的凹槽底部的問題； 同時由於底部存在的第一鍺矽204,上部存在的側牆203與半導體襯底200的刻蝕速率均不 相同，從而可以使得第二凹槽205更接近柵極，進而使得後續填充的第二鍺矽更接近溝道。
[0044] 然後，請參考圖3D，在步驟S5中，在"Σ"形的第二凹槽205以及第三凹槽204b中 外延生長第二鍺矽206,以填充第二凹槽205和第三凹槽204b，如圖3D所示。在此步驟中， 第一鍺矽204用作籽層，利於第二鍺矽206自下而上的外延生長，且使得第二鍺矽206的外 延生長對選擇性沒有要求，具體工藝條件的選擇範圍更大，鍺的濃度可調範圍更大，即有利 於工藝整合以及缺陷控制，有利於優化嵌入的第二鍺矽的形貌。由此形成的第一鍺矽204 和第二鍺矽206可以用來形成PMOS器件的源區或漏區。本實施例中，第一鍺矽204和第二 鍺矽206中鍺的濃度可以相同，也可以不同。
[0045] 請參考圖3D，本實施例還提供一種嵌入式鍺矽器件，包括：
[0046] 半導體襯底200，
[0047] 依次形成於半導體襯底200上的柵極介電層201、柵極202，
[0048] 形成於柵極202兩側的半導體襯底200中的第一凹槽和形成於第一凹槽側壁的Σ 狀的第二凹槽205 ;以及
[0049] 填充所述第一凹槽底部的第一鍺矽204和填充第一鍺矽204上表面的第一凹槽 (即第三凹槽204b)以及第二凹槽205的第二鍺矽206,用於形成PMOS器件的源區或漏區。
[0050] 其中，第一凹槽的深度大於300 A，第一鍺矽204的厚度大於100A,第一鍺矽204 和第二鍺矽206中鍺的濃度相同或不同。
[0051] 本實施例的嵌入式鍺矽器件，在PMOS源/漏區形成的Σ狀嵌入式鍺矽的形貌更 佳，且更接近溝道區，具有更大的溝道區有效應力。
[0052] 本實施例在源區和漏區均形成凹槽以及嵌入鍺矽，而在本發明的其他實施例中， 也可以根據本實施例的製作方法，在步驟S2中只刻蝕柵極一側的半導體襯底形成凹槽以 嵌入鍺矽，以在半導體襯底的源區或漏區形成嵌入式鍺矽。具體製作過程不再贅述。
[0053] 綜上所述，本發明提供的嵌入式鍺矽器件的製作方法，先通過底部凹槽刻蝕形成 第一凹槽並在其中嵌入第一鍺矽，再利用第一凹槽底部的第一鍺矽和側壁的半導體襯底材 料不同，來進行晶向選擇性刻蝕以去掉部分側壁的半導體襯底，形成Σ狀的第二凹槽，使 外延生長的第二鍺矽更接近溝道，提高溝道應力；同時先後形成的第一凹槽和第二凹槽，使 第一鍺矽和第二鍺矽的外延生長選擇性沒有要求，具體工藝條件的選擇範圍更大，第一鍺 矽和第二鍺矽的鍺的濃度可調範圍更大，即有利於工藝整合以及缺陷控制，有利於優化嵌 入鍺矽的形貌。可見，本發明形成的嵌入式鍺矽器件，在PMOS源漏區形成的Σ狀嵌入式鍺 矽的形貌更佳，且更接近溝道區，具有更大的溝道區有效應力。
[0054] 顯然，本領域的技術人員可以對發明進行各種改動和變型而不脫離本發明的精神 和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之 內，則本發明也意圖包含這些改動和變型在內。
【權利要求】
1. 一種嵌入式鍺矽器件的製作方法，其特徵在於，包括： 在一半導體襯底上依次形成柵極介電層、柵極以及圍繞在所述柵極和柵極介電層兩側 的側牆； 以所述柵極和側牆為掩膜，刻蝕所述半導體襯底的源/漏區以形成第一凹槽； 在第一凹槽中嵌入第一鍺矽，所述第一鍺矽能覆蓋第一凹槽底部的半導體襯底而露出 第一凹槽側壁上的半導體襯底； 採用晶向選擇性刻蝕工藝部分刻蝕露出所述第一凹槽側壁上的半導體襯底，形成Σ 狀的第二凹槽，所述第二凹槽相比第一凹槽更接近柵極； 在所述第二凹槽中嵌入第二鍺矽。
2. 如權利要求1所述的製作方法，其特徵在於，在第一凹槽中嵌入第一濃度的第一鍺 矽的過程包括： 在所述第一凹槽中填滿第一濃度的第一鍺矽； 回刻蝕所述第一鍺矽以形成第三凹槽，所述第三凹槽能露出第一凹槽側壁上的半導體 襯底，而保留第一凹槽底部的預定義厚度的第一鍺矽。
3. 如權利要求1所述的製作方法，其特徵在於，所述第一凹槽的深度大於300A埃米。
4. 如權利要求3所述的製作方法，其特徵在於，所述第一凹槽的深度為500 A?800 A。
5. 如權利要求1所述的製作方法，其特徵在於，所述第一鍺矽最終覆蓋在第一凹槽底 部上的預定義厚度大於100 A。
6. 如權利要求1所述的製作方法，其特徵在於，所述第一鍺矽和第二鍺矽中鍺的濃度 相同或不同。
7. 如權利要求1所述的製作方法，其特徵在於，所述半導體襯底表面的晶面族為 {100}，第一凹槽底部和側壁由正交的晶面族{100}和{110}組成。
8. 如權利要求1所述的製作方法，其特徵在於，所述晶向選擇性刻蝕工藝所用的刻蝕 液主要由TMH組成，在〈111 >晶向上的刻蝕速率低於其他晶向。
9. 一種嵌入式鍺矽器件，其特徵在於，包括： 半導體襯底， 依次形成於半導體襯底上的柵極介電層、柵極， 形成於柵極至少一側的半導體襯底中的第一凹槽和形成於第一凹槽側壁的Σ狀的第 二凹槽；以及 填充所述第一凹槽底部的第一鍺矽和填充第一鍺矽上表面的第一凹槽以及第二凹槽 的第二鍺矽，用於形成PMOS器件的源/漏極。
10. 如權利要求9所述的嵌入式鍺矽器件，其特徵在於，所述第一凹槽的深度大於 300A,所述第一鍺矽的厚度大於100A,且所述第一鍺矽和第二鍺矽中鍺的濃度相同或不 同。
【文檔編號】H01L21/8238GK104392996SQ201410697217
【公開日】2015年3月4日 申請日期:2014年11月26日 優先權日:2014年11月26日
【發明者】鮑宇, 周軍, 朱亞丹, 曾真 申請人:上海華力微電子有限公司