一種多用途晶片靜電保護方法
2023-05-16 09:00:16
一種多用途晶片靜電保護方法
【專利摘要】本發明提供一種多用途晶片靜電保護方法，包括：將閒置I/O分布於各種封裝的有效I/O中，通過系統設置所述閒置I/O為三態I/O，將所述三態I/O與所述有效I/O一起封裝以提高所述有效I/O的靜電保護能力，其中，所述有效I/O包括有效I/O引腳、有效電源引腳及有效地引腳。本發明的多用途晶片靜電保護方法有效利用了多用途晶片中的閒置I/O，將閒置I/O設置為靜電保護電路，並與有效I/O一起封裝，提高了晶片的電流保護能力，同時減少漏電、不增大晶片面積。
【專利說明】一種多用途晶片靜電保護方法
【技術領域】
[0001]本發明涉及集成電路設計領域，特別是涉及一種多用途晶片靜電保護方法。
【背景技術】
[0002]靜電釋放(Electrostatic Discharge，ESD)保護對集成電路來說是非常重要的，在集成電路設計領域已經進行了許多研宄。無論是在電子設備的正常使用、運輸和庫存中、還是在生產裝配各種集成電路元件的過程中都有可能發生靜電釋放。這些難以正確預見和防範的靜電釋放會損壞集成電路，產生不良率，甚至導致嚴重的損失。在目前的集成電路設計和製造中都會特別注意靜電釋放保護電路的設計。靜電釋放保護電路通常連接於管腳，且與內部電路並聯。隨著靜電釋放保護電路兩端的靜電電荷不斷積累，這兩端的電壓將不斷增加，一旦達到靜電釋放保護電路的激活放電閾值，靜電釋放保護電路就開始洩放靜電，從而實現保護內部電路的功能，這裡所述的激活放電閾值是指擊穿電壓(BreakdownVoltage)ο
[0003]隨著半導體產品在各個領域的滲透，功能相近的產品越來越多，卻又有細微差別。為了降低設計成本以及製造成本，同時又滿足應用的多樣化，越來越多產品的設計兼顧多樣化應用，利用不同的封裝實現多樣化應用的要求。
[0004]多封裝晶片內部集成了所有應用需要的1/0，根據應用封裝出需要的1/0，通常每種應用的封裝都會有部分I/o不進行封裝，處於閒置狀態。這種設計對系統的靜電保護設計提出了更高的要求，要求兼顧所有的應用封裝進行設計規劃，滿足各種應用要求。由於每種封裝都會有閒置1/0，這些閒置I/O佔用了 I/O通道的面積，增大了系統靜電保護的寄生電阻，降低了靜電保護能力。為了滿足系統的靜電保護要求，需要增加更多的靜電保護電路，但是增加更多的靜電保護電路後不但增加了晶片面積，也增大了靜態漏電。
【發明內容】
[0005]鑑於以上所述現有技術的缺點，本發明的目的在於提供一種多用途晶片靜電保護方法，用於解決現有技術中多用途晶片的靜電保護電路增加了晶片面積、靜態漏電等問題。
[0006]為實現上述目的及其他相關目的，本發明提供一種多用途晶片靜電保護方法，所述多用途晶片靜電保護方法至少包括:
[0007]將閒置I/O分布於各種封裝的有效I/O中；
[0008]通過系統設置所述閒置I/O為三態I/O ；
[0009]將所述三態I/O與所述有效I/O —起封裝以提高所述有效I/O的靜電保護能力，其中，所述有效I/o包括有效I/O引腳、有效電源引腳及有效地引腳。
[0010]優選地，所述三態I/O包括第一 PMOS管及第一 NMOS管，所述第一 PMOS管的源端與柵端連接至電源，所述第一 NMOS管的源端與柵端連接至地，所述第一 PMOS管的漏端與所述第一 NMOS管的漏端相連。
[0011]更優選地，所述有效I/O引腳包括源端連接於電源的第二 PMOS管，漏端連接於所述第二 PMOS管漏端的第二 NMOS管，所述第二 NMOS管的源端接地；所述第一 PMOS管及所述第一 NMOS管的漏端與所述第二 PMOS管及所述第二 NMOS管的漏端相連，以實現所述三態I/O對所述有效I/O引腳的靜電保護。
[0012]更優選地，所述有效電源引腳包括連接於電源和地之間的第一靜電保護電路；所述第一 PMOS管及所述第一 NMOS管的漏端與所述第一靜電保護電路的電源相連，以實現所述三態I/O對所述有效電源引腳的靜電保護。
[0013]更優選地，所述有效地引腳包括連接於電源和地之間的第二靜電保護電路；所述第一 PMOS管及所述第一 NMOS管的漏端與所述第二靜電保護電路的地相連，以實現所述三態I/O對所述有效地引腳的靜電保護。
[0014]優選地，所述三態I/O均勻分布於各種封裝的有效I/O中，且與需要靜電保護的有效I/o相鄰設置。
[0015]優選地，所述三態I/O與所述有效I/O位於同一電源域。
[0016]優選地，所述三態I/O為數字I/O或模擬I/O。
[0017]如上所述，本發明的多用途晶片靜電保護方法，具有以下有益效果:
[0018]本發明的多用途晶片靜電保護方法有效利用了多用途晶片中的閒置1/0，將閒置I/o設置為靜電保護電路，並與有效I/O—起封裝，提高了晶片的電流保護能力，同時減少漏電、不增大晶片面積。
【專利附圖】
【附圖說明】
[0019]圖1顯示為本發明的多用途晶片靜電保護方法的流程示意圖。
[0020]圖2顯示為本發明的三態I/O的結構示意圖。
[0021]圖3顯示為本發明的多用途晶片靜電保護方法對有效I/O引腳進行靜電保護的原理示意圖。
[0022]圖4顯示為本發明的多用途晶片靜電保護方法對有效電源引腳進行靜電保護的原理示意圖。
[0023]圖5顯示為本發明的多用途晶片靜電保護方法對有效地引腳進行靜電保護的原理示意圖。
[0024]元件標號說明
[0025]I三態 I/O
[0026]2有效I/O引腳
[0027]3有效電源引腳
[0028]31第一靜電保護電路
[0029]4有效地引腳
[0030]41第二靜電保護電路
[0031]MPl第一 PMOS 管
[0032]MP2第二 PMOS 管
[0033]MNl第一 NMOS 管
[0034]MN2第二 NMOS 管
[0035]VDD1電源
[0036]GND1地
[0037]A第一封裝基板焊盤
[0038]B第二封裝基板焊盤
[0039]C第三封裝基板焊盤
【具體實施方式】
[0040]以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
[0041]請參閱圖1?圖5。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪製，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為複雜。
[0042]如圖1?圖5所示，本發明提供一種多用途晶片靜電保護方法，所述多用途晶片靜電保護方法至少包括:
[0043]首先，將不同封裝對應的閒置I/O均勻排布。
[0044]具體地，所述多用途晶片具有多種封裝，且每種封裝都會有閒置1/0，為了充分利用所述閒置1/0，需將所述閒置I/O進行均勻排布，使得所述閒置I/O均勻分布於各種不同封裝的有效I/o中，且與需要靜電保護的有效I/O相鄰設置。
[0045]然後，通過系統設置所述閒置I/O為三態1/01。
[0046]具體地，通過系統設置將所述閒置I/O設置為三態1/01，所述三態1/01可以是數字1/0，也可以是模擬I/O。如圖2所示，在本實施例中，所述三態1/01包括第一 PMOS管MPl及第一 NMOS管MNl，所述第一 PMOS管MPl的源端與柵端連接至電源VDD10，所述第一 NMOS管麗I的源端與柵端連接至地GND10，所述第一 PMOS管MPl的漏端與所述第一 NMOS管麗I的漏端相連。
[0047]最後，將所述三態1/01與所述有效I/O —起封裝以提高所述有效I/O的靜電保護能力，其中，所述有效I/o包括有效I/O引腳2、有效電源引腳3及有效地引腳4。
[0048]具體地，所述三態1/01與所述有效I/O引腳2位於同一電源域，在本實施例中，所述電源域的電源為VDD10、地為GND10。如圖3所示，所述有效I/O引腳2包括源端連接於電源VDD1的第二 PMOS管MP2，漏端連接於所述第二 PMOS管MP2漏端的第二 NMOS管MN2，所述第二 NMOS管MN2的源端接地GND10。
[0049]將所述三態1/01與所述有效I/O引腳2連接到同一封裝基板的焊盤上，以實現所述三態1/01對所述有效I/O引腳2的靜電保護。如圖3所示，所述第一 PMOS管MPl及所述第一 NMOS管MNl的漏端與所述第二 PMOS管MP2及所述第二 NMOS管MN2的漏端連接到第一封裝基板焊盤A。
[0050]具體地，所述三態1/01與所述有效電源引腳3位於同一電源域，在本實施例中，所述電源域的電源為VDD10、地為GND10。如圖4所示，所述有效電源引腳3包括連接於電源VDD1和地GND1之間的第一靜電保護電路31。
[0051]將所述三態1/01與所述有效電源引腳3連接到同一封裝基板的焊盤上，以實現所述三態1/01對所述有效電源引腳3的靜電保護。如圖4所示，所述第一 PMOS管MPl及所述第一 NMOS管MNl的漏端與所述第一靜電保護電路31的電源VDD1連接到第二封裝基板焊盤B。
[0052]具體地，所述三態1/01與所述有效地引腳4位於同一電源域，在本實施例中，所述電源域的電源為VDD10、地為GND10。如圖4所示，所述有效地引腳4包括連接於電源VDD1和地GND1之間的第二靜電保護電路41。
[0053]將所述三態1/01與所述有效地引腳4連接到同一封裝基板的焊盤上，以實現所述三態1/01對所述有效地引腳4的靜電保護。如圖4所示，所述第一 PMOS管MPl及所述第一 NMOS管MNl的漏端與所述第二靜電保護電路41的地GND1連接到第三封裝基板焊盤C。
[0054]如圖2所示，通常情況下，所述三態1/01中的所述第一 PMOS管MPl及所述第一NMOS管MNl不導通；在存在靜電時，所述第一 PMOS管MPl及所述第一 NMOS管MNl導通，靜電通過該通路進行洩放，有效進行靜電保護，所述靜電保護指該I/O中任何電晶體形成的靜電保護電路。
[0055]如圖3所示，所述有效I/O引腳2中所述第二 PMOS管MP2及所述第二 NMOS管麗2的漏端與所述三態I/οι中所述第一 PMOS管MPl及所述第一 NMOS管MNl的漏端相連。通常情況下，所述第一 PMOS管MPl及所述第一 NMOS管麗I均截止，所述有效I/O引腳2正常工作；當靜電累計擊穿所述第一 PMOS管MPl及所述第一 NMOS管MNl時，所述第一 PMOS管MPl及所述第一 NMOS管麗I導通，所述有效I/O引腳2上的靜電通過所述第二 PMOS管MP2及所述第二 NMOS管麗2的漏端經所述三態1/01快速洩放，以此對所述有效I/O引腳2進行靜電保護。
[0056]如圖4所示，所述有效電源引腳3中所述第一靜電保護電路31的電源端VDD1與所述三態1/01中所述第一 PMOS管MPl及所述第一 NMOS管麗I的漏端相連。通常情況下，所述第一 PMOS管MPl被短路，所述第一 NMOS管麗I截止，所述有效電源引腳3正常工作；當靜電累計擊穿所述第一 NMOS管麗I時，所述第一 NMOS管麗I導通，所述有效電源引腳3上的靜電通過所述第二 NMOS管MN2的漏端經所述三態1/01快速洩放，以此對所述有效電源引腳3進行靜電保護。
[0057]如圖5所示，所述有效地引腳4中所述第二靜電保護電路41的地端GND1與所述三態1/01中所述第一 PMOS管MPl及所述第一 NMOS管麗I的漏端相連。通常情況下，所述第一 PMOS管MPl截止，所述第一 NMOS管麗I被短路，所述有效地引腳4正常工作；當靜電累計擊穿所述第一 PMOS管MPl時，所述第一 PMOS管MP1，所述有效地引腳4上的靜電通過所述第二 PMOS管MP2的漏端經所述三態1/01快速洩放，以此對所述有效地引腳4進行靜電保護。
[0058]因此，本發明的多用途晶片靜電保護方法能夠有效節省晶片面積，減少靜態漏電，同時提高靜電保護能力。
[0059]綜上所述，本發明提供一種多用途晶片靜電保護方法，所述多用途晶片靜電保護方法至少包括:將閒置I/o分布於各種封裝的有效I/O中，通過系統設置所述閒置I/O為三態1/0，將所述三態I/O與所述有效I/O —起封裝以提高所述有效I/O的靜電保護能力，其中，所述有效I/o包括有效I/O引腳、有效電源引腳及有效地引腳。本發明的多用途晶片靜電保護方法有效利用了多用途晶片中的閒置1/0，將閒置I/O設置為靜電保護電路，並與有效I/o —起封裝，利用封裝的多變性需要，實現低成本、高效率的靜電保護能力。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
[0060]上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術領域】中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
【權利要求】
1.一種多用途晶片靜電保護方法，其特徵在於，所述多用途晶片靜電保護方法至少包括: 將閒置I/o分布於各種封裝的有效I/O中； 通過系統設置所述閒置I/o為三態I/O ; 將所述三態I/o與所述有效I/O —起封裝以提高所述有效I/O的靜電保護能力，其中，所述有效I/o包括有效I/O引腳、有效電源引腳及有效地引腳。
2.根據權利要求1所述的多用途晶片靜電保護方法，其特徵在於:所述三態I/o包括第一 PMOS管及第一 NMOS管，所述第一 PMOS管的源端與柵端連接至電源，所述第一 NMOS管的源端與柵端連接至地，所述第一 PMOS管的漏端與所述第一 NMOS管的漏端相連。
3.根據權利要求2所述的多用途晶片靜電保護方法，其特徵在於:所述有效I/O引腳包括源端連接於電源的第二 PMOS管，漏端連接於所述第二 PMOS管漏端的第二 NMOS管，所述第二 NMOS管的源端接地；所述第一 PMOS管及所述第一 NMOS管的漏端與所述第二 PMOS管及所述第二 NMOS管的漏端相連，以實現所述三態I/O對所述有效I/O引腳的靜電保護。
4.根據權利要求2所述的多用途晶片靜電保護方法，其特徵在於:所述有效電源引腳包括連接於電源和地之間的第一靜電保護電路；所述第一 PMOS管及所述第一 NMOS管的漏端與所述第一靜電保護電路的電源相連，以實現所述三態I/O對所述有效電源引腳的靜電保護。
5.根據權利要求2所述的多用途晶片靜電保護方法，其特徵在於:所述有效地引腳包括連接於電源和地之間的第二靜電保護電路；所述第一 PMOS管及所述第一 NMOS管的漏端與所述第二靜電保護電路的地相連，以實現所述三態I/O對所述有效地引腳的靜電保護。
6.根據權利要求1所述的多用途晶片靜電保護方法，其特徵在於:所述三態I/O均勻分布於各種封裝的有效I/o中，且與需要靜電保護的有效I/O相鄰設置。
7.根據權利要求1所述的多用途晶片靜電保護方法，其特徵在於:所述三態I/O與所述有效I/o位於同一電源域。
8.根據權利要求1所述的多用途晶片靜電保護方法，其特徵在於:所述三態I/O為數字I/O或模擬I/O。
【文檔編號】H02H9/04GK104485335SQ201410790266
【公開日】2015年4月1日 申請日期:2014年12月17日 優先權日:2014年12月17日
【發明者】費偉斌, 肖豔, 周柏毓, 鄒峰 申請人:芯原微電子(上海)有限公司, 芯原微電子(北京)有限公司, 芯原微電子（成都）有限公司, 芯原股份有限公司