應用於系統晶片的半導體器件的製造方法
2023-05-18 07:23:41 1
專利名稱：應用於系統晶片的半導體器件的製造方法
技術領域：
本發明涉及一種半導體器件的製造方法，且特別涉及一種應用於系統晶片的半導體器件的製造方法。
然而，將動態隨機存取內存、快閃記憶體、邏輯電路以及高頻(radiofrequency，RF)器件等器件製作在同一晶片上，其彼此之間的電路連結在電路布局圖的設計上較為複雜。此外，由於不同功能器件的製造方法迥異，因此在系統晶片的製造上，如何將不同功能的器件整合製造在同一晶片上是很重要的。
請參照
圖1所示是公知的一種系統晶片的存儲單元區的上視圖。圖2所示是公知的一種系統晶片的剖面圖。在圖2中，可劃分為存儲單元區200以及外圍電路區202。其中，存儲單元區200a為圖1中沿著I-I』線的剖面圖。存儲單元區200b為圖1中沿著II-II』線的剖面圖。
請同時參照圖1與圖2，系統晶片劃分為存儲單元區200以及外圍電路區202。在存儲單元區200的基底100上已形成複數條位線102、由氧化矽/氮化矽/氧化矽組成的複合介電層104、複數個柵極108、抗擊穿離子植入區114以及位於柵極108側壁的間隙壁116。而在外圍電路區202的P型金氧半導體電晶體(PMOS)器件區的基底100上已形成介電層106、複數個柵極110、P型淡摻雜源極/漏極區112(LightDoped Drain，LDD)、源極/漏極區120以及位於柵極110側壁的間隙壁118。
在製造上述系統晶片的製程中，利用非等向蝕刻法移除部分介電層(未圖標)以在柵極108、柵極110的側壁形成間隙壁116、間隙壁118的步驟中，存儲單元區200的基底100的表面很容易因過度蝕刻(Over Ething)，而形成矽凹陷122(Si Recess)。由於基底100表面為離子濃度較高之處，因此，當存儲單元區200的基底100的表面產生矽凹陷時，會使得基底100的離子濃度不足而容易產生擊穿現象(PunchThrough)。因而，必須通過在外圍電路區202的P型金氧半導體電晶體(PMOS)器件區的柵極110兩側的基底100中植入P-型離子。形成P型淡摻雜源極/漏極區112的步驟中，以較高的離子布植能量進行離子植入，以同時在存儲單元區200的柵極108之間植入P-型離子，形成抗擊穿離子植入區114(Anti-Punch Through Region)。然而，在存儲單元區200形成抗擊穿離子植入區，卻會因為P型離子的擴散因素而造成器件起始電壓(Vt)上升，以及會在源極/漏極的接合(Junction)處產生接合崩潰(Junction Breakdown)等問題。
本發明提供一種應用於系統晶片的半導體器件的製造方法，此方法包括提供具有一存儲單元區與一外圍電路區的一基底，在此基底的存儲單元區形成複數個位線後，在基底的存儲單元區與外圍電路區分別形成一第一介電層與一第二介電層。接著，在基底的存儲單元區與外圍電路區形成複數個柵極。並且進行一全面性離子植入步驟，此離子植入步驟的離子植入能量是使所植入的離子足以在外圍電路區的一P型金氧半導體電晶體器件區的柵極兩側的基底中形成複數個P型淡摻雜源極/漏極區，但無法存儲單元區的基底中形成一抗擊穿離子植入區。然後，在柵極的側壁形成複數個間隙壁，其中存儲單元區之中相鄰的柵極側壁所形成的間隙壁彼此相連。之後進行一離子植入步驟，以在外圍電路區的P型金氧半導體電晶體器件區的柵極兩側的基底中形成複數個P型源極/漏極區。
根據本發明的較佳實施例所述，由於隨著半導體器件集成度的增加，存儲單元區的柵極之間的間隙變小，使得後續形成於柵極的側壁上的間隙壁會彼此相連，因此通過相連間隙壁的阻擋，使存儲單元區的柵極之間的基底不會有過蝕刻的情形，當然就不會造成矽凹陷的現象，也就不需要再對存儲單元區的矽凹陷進行抗擊穿離子植入。而且，本發明在進行外圍電路區中的P型金氧半導體電晶體器件區的P型輕微摻雜的源極/漏極區的離子植入步驟中，以僅能穿透外圍電路區的P型金氧半導體電晶體的基底表面，而無法穿透存儲單元區的基底表面的能量，只會在外圍電路區形成P型淡摻雜源極/漏極區，而不會在存儲單元區形成抗擊穿離子植入區。當然就不會造成因P型離子的擴散因素而造成起始電壓(Vt)上升，以及會在源極/漏極的接合(Junction)處產生接合崩潰(Junction Breakdown)等問題。
因此，本發明所公開的一種應用於系統晶片的半導體器件的製造方法，可以防止存儲單元區產生矽凹陷，同時不需要對存儲單元區進行抗擊穿植入，可以提高器件效能。
圖中標記分別為100、300基底102、302位線104、106、304、306介電層108、110、308、310柵極112、312淡摻雜源極/漏極區114抗擊穿離子植入區116、118、314、316間隙壁120、318源極/漏極區122矽凹陷200、200a、200b、400、400a、400b存儲單元區202、402外圍電路區以下根據附圖，詳細說明本發明較佳實施例的應用於系統晶片的半導體器件的製造方法。圖3所示是本發明較佳實施例的一種系統晶片的存儲單元區的上視圖。圖4A至圖4C所示是本發明較佳實施例的一種系統晶片的製造流程剖面圖。在圖4A與圖4C中可劃分為存儲單元區400以及外圍電路區402。其中，存儲單元區400a為圖3中沿著III-III』線的剖面圖。存儲單元區400b為圖3中沿著IV-IV』線的剖面圖。
首先，請參照圖3與圖4A，提供一基底300，在此基底300上形成複數條位線302。形成位線302的方法例如是先在基底300上形成一圖案化的光阻層(未圖標)，然後進行一離子植入過程，在圖案化的光阻層所裸露的基底300中植入N+型離子，再移除圖案化光阻層，而形成位線302。
接著，在存儲單元區400形成一層複合介電層304以及在外圍電路區402形成一層介電層306，複合介電層304例如是由氧化矽/氮化矽/氧化矽所組成，形成複合介電層304的方法例如是化學氣相沉積法(Chemical Vapor Deposition，CVD)。介電層306的材質例如是氧化矽，形成介電層306的方法例如是熱氧化法(Thermal Oxidation)。其中，在存儲單元區400形成一層複合介電層304以及在外圍電路區402形成一介電層306的步驟例如是先形成一層光阻層(未圖標)覆蓋住存儲單元區400並裸露外圍電路區402，接著在外圍電路區402的基底300上形成介電層306後，移除覆蓋住存儲單元區400的光阻層。然後，再形成另一層光阻層(未圖標)覆蓋住外圍電路區402並裸露存儲單元區400，接著在存儲單元區400的基底300上形成一層複合介電層304，再移除覆蓋住外圍電路區402的光阻層。當然也可以先形成一層光阻層(未圖標)覆蓋住外圍電路區402並裸露存儲單元區400，接著在存儲單元區400的基底300上形成一層複合介電層304後，移除覆蓋住外圍電路區402的光阻層。然後，再形成另一層光阻層(未圖標)覆蓋住存儲單元區400並裸露外圍電路區402，接著在外圍電路區402的基底300上形成介電層306後，移除覆蓋住存儲單元區400的光阻層。
接著，請參照圖3與圖4B，在基底300上形成一層導體層(未圖標)，此導體層的材質例如是摻雜復晶矽，形成導體層的方法例如是以臨場(In-Situ)摻雜離子的方式，利用化學氣相沉積法在基底300上形成一層摻雜多晶矽層。接著，利用微影蝕刻工藝，圖案化此導體層以在存儲單元區400形成複數個柵極308以及在外圍電路區402形成複數個柵極310。
然後，進行一全面性的離子植入步驟，以外圍電路區402的P型金氧半導體電晶體器件區的柵極310為罩幕，在柵極310兩側的基底300中植入P-離子，以形成P型淡摻雜源極/漏極區312。其中，離子植入步驟的能量控制在使植入的離子能夠在外圍電路區402的P型金氧半導體電晶體器件區的柵極310兩側的基底300中形成P型淡摻雜源極/漏極區312，但卻無法在存儲單元區400的基底300中形成抗擊穿離子植入區。
接著，請參照圖4C，在整個基底300上形成一層介電層(未圖標)，此介電層的材質例如是氧化矽或氮化矽，形成介電層的方法例如是化學氣相沉積法。然後，移除部分介電層以在存儲單元區400的柵極308的側壁形成間隙壁314以及在外圍電路區402的柵極310的側壁形成間隙壁316。移除部分介電層的方法例如是非等向性蝕刻法。由於隨著半導體器件集成度的增加，使得存儲單元區400的柵極308之間的間隙變小，所沉積的介電層會填滿存儲單元區400的柵極308之間的間隙，使得後續的在柵極108的側壁上形成之間隙壁314的過程中，柵極308之間的介電層不會被完全移除，也就是柵極308之間的間隙壁314會彼此相連，因此柵極308之間的基底300不會有過蝕刻的情形，當然就不會造成矽凹陷的現象，也就不需要再對存儲單元區400的矽凹陷進行抗擊穿離子植入。
然後，以外圍電路區402中間隙壁316與柵極310為罩幕，進行一離子植入步驟，在外圍電路區402的P型金氧半導體電晶體器件區的柵極310兩側的基底300中植入P+型離子，以形成源極/漏極區318。
之後，完成系統晶片的過程為熟知此項技術者所能輕易實現的，因此不再贅述。
根據上述本發明的較佳實施例所述，由於存儲單元區的柵極之間的間隙壁會彼此相連，因此通過相連間隙壁的阻擋，使存儲單元區的柵極之間的基底不會有過蝕刻的情形，當然就不會造成矽凹陷的現象，也就不需要再對存儲單元區的矽凹陷進行抗擊穿離子植入。而且，本發明在進行外圍電路區的P型金氧半導體電晶體器件區的P型輕微摻雜的源極/漏極區的離子植入步驟中，以僅能穿透外圍電路區的P型金氧半導體電晶體器件區的基底表面，而無法穿透存儲單元區的基底表面的能量，只會在外圍電路區的P型金氧半導體電晶體器件區形成P型淡摻雜源極/漏極區，而不會在存儲單元區形成抗擊穿離子植入區。當然就不會造成因P型離子的擴散因素而造成起始電壓(Vt)上升，以及會在源極/漏極的接合(Junction)處產生接合崩潰(JunctionBreakdown)等問題。
因此，本發明所公開的一種應用於系統晶片的半導體器件的製造方法，可以防止存儲單元區產生矽凹陷，同時不需要對存儲單元區進行抗擊穿植入，可以提高器件效能。
雖然本發明已以一較佳實施例公開如上，但其並非用以限定本發明，任何熟悉該項技術的人員，在不脫離本發明的精神和範圍內所作的更動與潤飾，均屬於本發明的保護範圍。
權利要求
1.一種應用於系統晶片的半導體器件的製造方法，其特徵在於該方法包括提供一基底，該基底包括一存儲單元區與一外圍電路區；在該基底的該存儲單元區形成複數個位線；在該基底的該存儲單元區與該外圍電路區分別形成一第一介電層與一第二介電層；在該基底的該存儲單元區與該外圍電路區形成複數個柵極；進行一全面性離子植入步驟，該離子植入步驟的離子植入能量使所植入的離子足以在該外圍電路區的一P型金氧半導體電晶體器件區的該些柵極兩側的該基底中形成複數個P型淡摻雜源極/漏極區，但無法在該存儲單元區的該基底中形成一抗擊穿離子植入區；在該些柵極的側壁形成複數個間隙壁，其中該存儲單元區之中相鄰的該些柵極側壁所形成的該些間隙壁彼此相連；進行一離子植入步驟，以在該外圍電路區的該P型金氧半導體電晶體器件區的該些柵極兩側的該基底中形成複數個P型源極/漏極區。
2.根據權利要求1所述的應用於系統晶片的半導體器件的製造方法，其特徵在於該第一介電層的材質包括氧化矽/氮化矽/氧化矽層。
3.根據權利要求2所述的應用於系統晶片的半導體器件的製造方法，其特徵在於形成該第一介電層的方法包括化學氣相沉積法。
4.根據權利要求1所述的應用於系統晶片的半導體器件的製造方法，其特徵在於該第二介電層的材質包括氧化矽。
5.根據權利要求4所述的應用於系統晶片的半導體器件的製造方法，其特徵在於形成該第二介電層的方法包括熱氧化法。
6.根據權利要求1所述的應用於系統晶片的半導體器件的製造方法，其特徵在於在該基底的該存儲單元區形成該些位線的步驟包括在該周邊電路區形成一圖案化光阻層；進行一離子植入步驟，在該圖案化光阻層所暴露的該基底中植入N+型離子。
7.根據權利要求1所述的應用於系統晶片的半導體器件的製造方法，其特徵在於在該些柵極的側壁形成該些間隙壁的步驟包括在該基底的該存儲單元區與該外圍電路區上形成一介電層，以及進行一非等向性蝕刻工藝，移除部分該介電層。
8.根據權利要求1所述的應用於系統晶片的半導體器件的製造方法，其特徵在於在該基底的該存儲單元區與該外圍電路區分別形成該第一介電層與該第二介電層的步驟包括在該基底上形成一第一光阻層覆蓋該存儲單元區並裸露該外圍電路區；在該外圍電路區的該基底上形成該第二介電層；移除該第一光阻層；在該基底上形成一第二光阻層覆蓋該外圍電路區並裸露該存儲單元區；在該存儲單元區的該基底上形成一第一介電層；移除該第二光阻層。
9.一種應用於系統晶片的半導體器件的製造方法，其特徵在於該方法包括提供一基底，該基底包括一存儲單元區與一外圍電路區，且該存儲單元區已形成複數個位線與一第一介電層，該外圍電路區已形成一第二介電層；在該基底的該存儲單元區與該外圍電路區形成複數個柵極；在該外圍電路區的一P型金氧半導體電晶體器件區的該些柵極兩側的該基底中形成複數個P型淡摻雜源極/漏極區，在該存儲單元區的該基底中不形成一抗擊穿離子植入區；在該基底的該存儲單元區與該外圍電路區形成一第三介電層，且該第三介電層填滿該存儲單元區之中相鄰的該些柵極之間的間隙；進行一非等向性蝕刻過程，移除部分該第三介電層，以在該些柵極的側壁形成複數個間隙壁，其中該存儲單元區之中相鄰的該些柵極之間的間隙中的該第三介電層未被移除；進行一離子植入步驟，以在該外圍電路區的該P型金氧半導體電晶體器件區的該些柵極兩側的該基底中形成複數個P型源極/漏極區。
10.根據權利要求9所述的應用於系統晶片的半導體器件的製造方法，其特徵在於該第一介電層的材質包括氧化矽/氮化矽/氧化矽層。
11.根據權利要求10所述的應用於系統晶片的半導體器件的製造方法，其特徵在於形成該第一介電層的方法包括化學氣相沉積法。
12.根據權利要求9所述的應用於系統晶片的半導體器件的製造方法，其特徵在於該第二介電層的材質包括氧化矽。
13.根據權利要求12所述的應用於系統晶片的半導體器件的製造方法，其特徵在於形成該第二介電層的方法包括熱氧化法。
全文摘要
一種應用於系統晶片的半導體器件的製造方法，提供具有存儲單元與外圍電路區的基底，在此基底的存儲單元形成複數個位線與第一介電層，以及在外圍電路區形成第二介電層。接著，在存儲單元區與外圍電路區形成複數個柵極後，以僅能夠穿透外圍電路區的基底表面但無法穿透存儲單元區的基底表面的能量進行P型金氧半導體電晶體的淡摻雜源極/漏極區的離子植入。然後，在柵極的側壁形成複數個間隙壁，其中形成在存儲單元區中相鄰的柵極側壁的間隙壁彼此相連。之後，再在外圍電路區的P型金氧半導體電晶體器件區的柵極兩側的基底中形成複數個P型源極/漏極區。
文檔編號H01L21/82GK1420542SQ0113618
公開日2003年5月28日 申請日期2001年11月21日 優先權日2001年11月21日
發明者葉彥宏, 範左鴻, 林宏穗, 卓世耿, 劉慕義, 詹光陽, 盧道政 申請人:旺宏電子股份有限公司