包括用於柵極電極的低k電介質帽層的半導體器件及相關方法
2023-05-17 23:18:46 1
包括用於柵極電極的低k電介質帽層的半導體器件及相關方法
【專利摘要】一種半導體器件可以包括襯底、在襯底中的源極區域和漏極區域、在襯底中在源極區域和漏極區域之間的凹陷外延溝道層以及覆在凹陷外延溝道層上面的高K柵極電介質層。半導體器件還可以包括覆在高K柵極電介質層上面的柵極電極、與柵極電極的頂部部分和側壁部分接觸的電介質帽層以及耦合到源極區域和漏極區域的源極接觸和漏極接觸，電介質帽層具有比高K柵極電介質層更低的介電常數。
【專利說明】包括用於柵極電極的低K電介質帽層的半導體器件及相關方法
【技術領域】
[0001]本發明涉及電子器件領域，並且更具體地，涉及半導體器件及相關方法。
【背景技術】
[0002]隨著半導體場效應電晶體(FET)器件的集成密度繼續增加，由於在體器件中集成越來越小的電晶體，利用常規配置可能引起如下問題，諸如短溝道效應和漏極感應勢壘降低(DIBL)。對於體集成可能出現的另一問題例如是實現所需亞閾值斜率(SS)。
[0003]已經開發各種半導體配置以解決與增加的集成密度相關聯的挑戰。在Liu等人的美國專利公開N0.2011 / 2081410中提出一個示例。這一參考文獻公開了具有外延溝道的電晶體和用於製作具有外延溝道的半導體器件的方法。該方法包括在襯底上形成硬掩膜和在硬掩膜中形成開口。該開口由長尺度和短尺度來幾何地表徵，並且相對於電晶體的溝道區域以預定方式布置開口。在開口中形成外延材料，外延材料在接近外延材料的襯底區域中感應應變。外延材料被限制到開口，使得形成外延溝道。接近外延溝道製作電晶體，使得在襯底中感應的應力提供增強的電晶體性能。通過將外延材料限制到襯底中的預定義溝道，最小化外延材料的塑性應變鬆弛並且在襯底中感應最大量的應變。
[0004]Zhu等人的美國專利N0.7，883，944公開了一種形成半導體器件的方法，該方法可以包括提供由具有少於20nm的厚度的凹陷溝道分離的凸起源極和凸起漏極區域，並且在凸起源極和漏極區域的覆在凹陷溝道的一部分上面的側壁上形成間隔物。在以下工藝步驟中，執行溝道注入，該溝道注入產生與凸起源極和漏極區域相反傳導性的摻雜物突起。隨後，去除偏移間隔物，並且形成覆在凹陷溝道上面的包括金屬柵極導體的柵極結構。
[0005]儘管存在這樣的配置，但是例如可以希望進一步的增強以更有效地解決半導體器件集成問題，諸如SCE和DIBL。
【發明內容】
[0006]半導體器件可以包括襯底、在襯底中的源極區域和漏極區域、在襯底中在源極區域和漏極區域之間的凹陷外延溝道層以及覆在凹陷外延溝道層上面的高K柵極電介質層。半導體器件還可以包括覆在高K柵極電介質層上面的柵極電極和與柵極電極的頂部和側壁部分接觸的電介質帽層，其中電介質帽層具有比高K柵極電介質層低的介電常數。源極接觸和漏極接觸可以耦合到源極區域和漏極區域。半導體器件因此可以例如不易受SCE影響，並且可以具有改進的DIBL特性。
[0007]更具體而言，柵極電極可以包括內金屬柵極電極部分和外金屬阻擋部分。藉由示例，內金屬柵極電極部分可以包括鋁，並且外金屬阻擋部分可以包括TaNi。此外，柵極電極還可以包括在外金屬阻擋部分上的功函數層，功函數層例如可以包括TiN。
[0008]同樣藉由示例，凹陷外延溝道層可以包括矽和鍺中的至少一個，並且源極接觸和漏極接觸可以包括金屬。半導體器件還可以包括在襯底中的淺溝槽隔離(STI)區域。半導體器件還可以包括在源極區域和漏極區域中的每個區域與源極接觸和漏極接觸之間的相應矽化物區域。
[0009]用於製作半導體器件的相關方法可以包括在襯底中形成源極區域和漏極區域，形成在襯底中在源極區域和漏極區域之間的凹陷外延溝道層、形成覆在凹陷外延溝道層上面的高K柵極電介質層，並且形成覆在高K柵極電介質層上面的柵極電極。該方法還可以包括形成與柵極電極的頂部和側壁部分接觸的電介質帽層，其中電介質帽層具有比高K柵極電介質層更低的介電常數。該方法此外可以包括形成耦合到源極區域和漏極區域的源極接觸和漏極接觸。
【專利附圖】
【附圖說明】
[0010]圖1是根據本發明的半導體器件的示意截面圖。
[0011]圖2-15是圖示與製作圖1的半導體器件相關聯的方法方面的示意截面圖。【具體實施方式】
[0012]在下文中現在將參考附圖更充分描述本發明，在附圖中示出本發明的優選實施例。然而本發明可以以許多不同形式體現並且不應解釋為限於本文提出的實施例。相反，提出這些實施例使得這一公開將更透徹和完整，並且對於本領域技術人員而言這些實施例將充分覆蓋本發明的範圍。貫穿始終相同標號指代相同元件。
[0013]最初參考圖1，首先描述電子器件30。在所示示例中，電子器件30是互補金屬氧化物半導體(CMOS)器件，該CMOS器件包括N型場效應電晶體(NFET)31n和P型FET (PFET) 31p，然而在某些實施例中僅可以使用NFET或者PFET。更具體而言，半導體器件30例如包括襯底32(諸如矽襯底)，然而可以使用各種類型的襯底(例如絕緣體上半導體(SOI)等)。淺溝槽隔離(STI)區域44在襯底32中分離NFET31n與PFET31p。分別用於NFET和PFET31n、31p的源極區域33n、33p和漏極區域34n、34p形成於襯底32中。如以下將進一步討論的那樣，相應凹陷外延溝道層35n、35p分別在源極和漏極區域33n、34n和33p、34p之間凹陷於襯底32中。
[0014]相應高K柵極電介質層36n、36p覆在凹陷外延溝道層35n、35p上面。NFET31n進一步說明性地包括覆在高K柵極電介質層36η上面的柵極電極，對於NFET31n而言柵極電極包括內金屬柵極電極部分37η和外金屬阻擋部分38n。PFET31p類似地包括柵極電極，該柵極電極包括內金屬柵極電極部分37p、外金屬阻擋部分38η和在外金屬阻擋部分上的功函數層39ρ。相應電介質帽層40η、40ρ與NFET31n和PFET31p的柵極電極的頂部和側壁部分接觸。電介質帽層40η和40ρ具有比相應高K柵極電介質層36η、36ρ低的電介質常數。NFET31n和PFET31p具有經由相應矽化物區域43n、43p耦合到源極和漏極區域33n、34n和33n、33p的相應源極和漏極接觸41n、42n和41p和42p。將理解儘管為了清楚說明而在附圖中僅示出單個NFET31n和單個PFET31p，但是在體集成中在半導體器件中將包括多個NFET和 PFET。
[0015]現在將參考圖2-15描述用於製作半導體器件31的方法。該方法包括在襯底32中形成STI區域44，隨後可以執行化學機械拋光(CMP)以及形成覆在STI區域和襯底的上表面上面的第一犧牲層50。更具體而言，第一犧牲層50可以是硬掩膜層(諸如氮化矽(SiN)層)，並且例如可以具有例如在5到60nm的範圍內的厚度，然而也可以使用其它合適的材料
和厚度。
[0016]隨後可以去除第一犧牲層50的部分以暴露其中將形成源極區域33n、33p和漏極區域34n、34p的區域(圖3)，而第一犧牲層的剩餘部分覆蓋其中隨後將形成凹陷外延溝道層35n、35p的區域。通過首先注入「深」源極或者漏極摻雜物(由圖3中的I號箭頭圖示)、隨後「淺」摻雜物注入(由2號箭頭圖示)來形成源極區域33n、33p和34n、34p，從而形成暈環(halo)或者輕摻雜源極或者漏極延伸區域51n、52n和51p、52p。然而無需在所有實施例中使用暈環注入。
[0017]如圖4所示，隨後可以形成覆在襯底32和第一掩膜層50的分別保留在每對源極和漏極區域33n、34n和33p和34p之間的部分上面的第二犧牲層或者掩膜53。藉由示例，第二犧牲層53可以包括多晶矽、氧化矽、SiCN等。具體而言，第二犧牲層53將與第一犧牲層50為不同材料，使得可以從第二犧牲層53單獨去除第一犧牲層的剩餘部分。更具體而言，可以(例如通過CMP)平坦化第二犧牲層53以暴露第一犧牲層50的剩餘部分(圖5)，並且可以(例如通過反應離子蝕刻(RIE))來去除第一犧牲層的剩餘部分和襯底32的下面的區域，這在襯底32中在源極和漏極區域33n、34n和33p、34p之間形成凹陷54n、54p，如圖6所示。
[0018]形成用於溝道/柵極區域的凹陷可以提供某些優點。例如，這可以幫助有效減少體器件中的短溝道效應(SCE)的可能性。此外，由於這一方法導致相對於凹陷外延溝道層35n、35p的凸起源極和漏極區域，所以這可以助於改進漏極感應勢壘降低(DIBL)和亞閾值斜率(SS)，如漏極(例如暈環漏極區域52n、52p)將與外延溝道層處於相同水平。
[0019]如圖7所示，在相應凹陷54n、54p中選擇性地外延生長溝道層35n、35p。對於所示CMOS配置而言，溝道層35η可以包括外延矽、而溝道層35ρ例如可以包括外延SiGe,外延SiGe可以助於提供改進的PFET遷移率。然而，溝道層35η、35ρ 二者在其它實施例中可以為相同材料，並且也可以使用不同溝道材料。
[0020]形成覆在第二犧牲層53的剩餘部分和和外延溝道層35η、35ρ上面的高K柵極電介質層36 (例如氧化物層)(圖8)。藉由示例，高K柵極電介質層36可以具有比6更大的介電常數，並且示例材料可以包括Hf02 (K?20-25)。
[0021]如圖9所示，隨後可以可選地形成覆在襯底32的PFET側上的高K柵極電介質層36上面的PFET功函數材料層39p。藉由示例，功函數材料可以包括TiN，然而也可以使用其它合適的功函數材料。此外，如本領域技術人員將理解的那樣，在一些實施例中可能期望也形成用於器件30的NFET的適當功函數材料層。隨後例如可以形成覆在高K電介質層36 (在NFET側上)和功函數層39p (在PFET側上)上面的金屬阻擋/晶種(seed)層38，諸如TiNi層，然而也可以使用其它合適材料。如圖11所示，隨後可以形成覆在金屬阻擋/晶種層38上面的柵極金屬層37。藉由示例，柵極金屬層37可以包括金屬，諸如鋁、鎢、銅
坐寸ο
[0022]如圖12所示，隨後可以(例如通過CMP)向下平坦化柵極金屬層37、金屬阻擋/晶種層38和功函數層39至第二犧牲層53，並且可以去除第二犧牲層部分以限定覆在每個外延溝道層上面的相應柵極電極。例如可以通過反應離子蝕刻(RIE)去除第二犧牲層53.此夕卜，在圖12中所示的示例中，也已去除在柵極電極的側壁上形成的高K電介質材料，其可以有利地助於改進柵極與源極和漏極區域33n、34n和33p、34p之間的電容，如以下將進一步討論的那樣。
[0023]如圖13所示，隨後可以形成覆在每個柵極電極的頂部和側壁部分以及襯底32上面的電介質帽層40，隨後可以例如使用RIE或者溼法清理步驟對電解質帽層40進行圖案化以形成相應電介質帽層部分40n、40p (圖14)。如以上提到的那樣，用於電介質帽層40的電介質材料可以有利地具有比用於高K柵極電介質層36的高K材料的介電常數更低的介電常數。與柵極電介質層36的高K材料相比，在柵極電極的側壁上具有相對低K材料，有利地提供源極/漏極與柵極之間的改進的電容性能，如以上提到的那樣。藉由示例，低K電介質帽材料可以具有在2到6的範圍內的介電常數，並且更具體而言為3到6。示例材料可以包括具有3.9的介電常數的SiO2、具有5.2的介電常數的SiBCN以及具有3.0的介電常數的摻雜碳的SiO2，然而在各種實施例中也可以使用其它合適的材料。
[0024]如圖15所示，可以形成覆在襯底32和電介質帽層40n、40p上面的接觸電介質層(例如氧化物)。接觸電介質材料可以具有比電介質帽層40n、40p更高的介電常數。隨後可以去除接觸電介質層區域56以暴露源極和漏極區域，並且可以在接觸電介質層的蝕刻區域內形成相應的娃化物區域43n、43p以及金屬源極和漏極接觸41n、42n和41p、42p,以提供圖1中所示的結構。
[0025]將理解的是，隨著技術節點繼續縮減，防止短溝道效應、改進漏極感應勢壘降低(DIBL)和亞閾值斜率(SS)對於體器件而言可能具有挑戰性。上述半導體器件31和關聯的方法方面有利地提供用於改進的DIBL和SS的部分凹陷柵極凸起源極/漏極配置。此外，部分凹陷柵極和外延溝道(在圖示示例中用於NFET的Si和用於PFET的SiGe)也幫助減少SCE。此外，從金屬柵極電極側壁去除高K電介質允許改進柵極與源極/漏極區域之間的電容性能。此外，金屬柵極電極上的電介質帽層允許自對準源極/漏極接觸開口，並且第二犧牲成去除方法例如可以允許簡化柵極處理和成本減少，如本領域技術人員將理解的那樣。
[0026]本領域技術人員得益於在之前描述和關聯的附圖中提出的技術將構思本發明的各種修改和其它實施例。因此，應當理解本發明不限於所公開的具體實施例，並且旨在將修改和實施例包括在所附權利要求的範圍內。
【權利要求】
1.一種半導體器件，包括: 襯底； 在所述襯底中的源極區域和漏極區域； 在所述襯底中在所述源極區域和所述漏極區域之間的凹陷外延溝道層； 覆在所述凹陷外延溝道層上面的高K柵極電介質層； 覆在所述高K柵極電介質層上面的柵極電極； 與所述柵極電極的頂部部分和側壁部分接觸的電介質帽層，所述電介質帽層具有比所述高K柵極電介質層更低的介電常數；以及 耦合到所述源極區域和所述漏極區域的源極接觸和漏極接觸。
2.根據權利要求1所述的半導體器件，其中所述柵極電極包括內金屬柵極電極部分和外金屬阻擋部分。
3.根據權利要求2所述的半導體器件，其中所述內金屬柵極電極部分包括鋁；並且其中所述外金屬阻擋部分包括TaNi。
4.根據權利要求2所述的半導體器件，其中所述柵極電極還包括在所述外金屬阻擋部分上的功函數層。
5.根據權利要求4所述的半導體器件，其中所述功函數層包括TiN。
6.根據權利要求1所述的半導體器件，其中所述凹陷外延溝道層包括矽和鍺中的至少一個。
7.根據權利要求1所述的半導體器件，其中所述源極接觸和所述漏極接觸包括金屬。
8.根據權利要求1所述的半導體器件，還包括在所述襯底中的淺溝槽隔離(STI)區域。
9.根據權利要求1所述的半導體器件，還包括在所述源極區域和所述漏極區域中的每個區域與所述源極接觸和所述漏極接觸之間的相應矽化物區域。
10.一種用於製作半導體器件的方法，包括: 形成在襯底中的源極區域和漏極區域； 形成在所述襯底中在所述源極區域和所述漏極區域之間的凹陷外延溝道層； 形成覆在所述凹陷外延溝道層上面的高K柵極電介質層； 形成覆在所述高K柵極電介質層上面的柵極電極； 形成與所述柵極電極的頂部部分和側壁部分接觸的電介質帽層，所述電介質帽層具有比所述高K柵極電介質層更低的介電常數；並且 形成耦合到所述源極區域和所述漏極區域的源極接觸和漏極接觸。
11.根據權利要求10所述的方法，還包括形成在所述襯底上的第一犧牲層；並且其中形成所述源極區域和所述漏極區域包括摻雜在所述第一犧牲層的相對端上的所述襯底。
12.根據權利要求11所述的方法，還包括: 形成在所述第一犧牲層周圍的第二犧牲層；並且 去除所述第一犧牲層以及所述襯底的下面的部分以限定在所述襯底中在所述源極區域和所述漏極區域之間延伸的凹陷； 其中形成所述凹陷外 延溝道層包括形成在所述襯底中的所述凹陷中在所述源極區域和所述漏極區域之間延伸的凹陷外延溝道層。
13.根據權利要求12所述的方法，包括在形成所述電介質帽層之前去除所述第二犧牲層。
14.根據權利要求10所述的方法，其中形成所述源極接觸和所述漏極接觸包括: 形成覆在所述襯底和所述電介質帽層上面的接觸電介質層； 蝕刻所述接觸電介質層的第一區域和第二區域以分別暴露所述源極區域和所述漏極區域；並且 在所蝕刻的第一區域和第二區域內分別形成源極接觸和漏極接觸。
15.根據權利要求10所述的方法，其中形成所述柵極電極包括形成內金屬柵極電極部分和外金屬阻擋部分。
16.根據權利要求15所述的方法，其中所述柵極電極還包括在所述外金屬阻擋部分上的功函數層。
17.根據權利要求10所述的方法，其中所述凹陷外延溝道層包括矽和鍺中的至少一個。
18.根據權利要求10所述的方法，其中所述源極接觸和所述漏極接觸包括金屬。
19.根據權利要求10所述的方法，還包括形成在所述襯底中的淺溝槽隔離(STI)區域。
20.根據權利要求10 所述的方法，還包括形成在所述源極區域和所述漏極區域中的每個區域與所述源極接觸和所述漏極接觸之間的相應矽化物區域。
21.一種用於製作半導體器件的方法，包括: 形成在襯底上的第一犧牲層； 通過摻雜在所述第一犧牲層的相對端上的所述襯底來形成在所述襯底中的源極區域和漏極區域； 形成在所述第一犧牲層周圍的第二犧牲層； 去除所述第一犧牲層和所述襯底的下面的部分以限定在所述襯底中在所述源極區域和所述漏極區域之間延伸的凹陷； 形成在所述襯底中在所述源極區域和所述漏極區域之間的所述凹陷中的外延溝道層； 形成覆在所述凹陷外延溝道層上面的高K柵極電介質層； 形成覆在所述高K柵極電介質層上面的柵極電極； 去除所述第二犧牲層； 形成與所述柵極電極的頂部部分和側壁部分接觸的電介質帽層，所述電介質帽層具有比所述高K柵極電介質層更低的介電常數；並且 形成耦合到所述源極區域和所述漏極區域的源極接觸和漏極接觸。
22.根據權利要求21所述的方法，其中形成所述源極接觸和所述漏極接觸包括: 形成覆在所述襯底和所述電介質帽層上面的接觸電介質層； 蝕刻所述接觸電介質層的第一區域和第二區域以分別暴露所述源極區域和所述漏極區域；並且 在所蝕刻的第一區域和第二區域內分別形成源極接觸和漏極接觸。
23.根據權利要求21所述的方法，其中形成所述柵極電極包括形成內金屬柵極電極部分和外金屬阻擋部分。
24.根據權利要求21所述的方法，其中所述柵極電極還包括在所述外金屬阻擋部分上的功函 數層。
【文檔編號】H01L29/78GK103811551SQ201310468384
【公開日】2014年5月21日 申請日期:2013年9月29日 優先權日:2012年11月5日
【發明者】J·H·張 申請人:意法半導體公司