一種高精度光電編碼測深電路的製作方法

2023-05-18 08:43:51

專利名稱：一種高精度光電編碼測深電路的製作方法
技術領域：
本實用新型涉及測井用電纜絞車系統，特別涉及一種高精度光電編碼測深電路。
背景技術：
現在測井用電纜絞車系統的CPU大多採用的是單片機，由於單片機本身的局限性，位數一般為8位且沒有專用浮點運算功能，使得運算速度慢，測量的精確度不夠高。深度測量的準確性對油氣的採收尤為重要，只有將測量數據與準確的深度值對應起來，才能真實地反映地層信息，確定油、氣、水層的位置，否則就會造成經濟損失。本實用新型採用的32位數位訊號處理器晶片(DSP)和現場可編程邏輯晶片(FPGA)，使得測量的實時性與精度比單片機要優越許多。

發明內容
本發明的目的在於提供測井過程中的一種高精度光電編碼測深電路，以達到準確確定油、氣、水層的位置。
本發明的技術方案如下一種高精度光電編碼測深電路，包括DSP晶片IC1、數據和程序存儲晶片IC2、電平轉換晶片IC3、為DSP晶片IC1提供時鐘信號的晶振IC4、FPGA晶片IC5、程序存儲器晶片IC6、為FPGA晶片IC5提供時鐘信號的晶體振蕩器IC7、光電編碼器IC10、揚聲器IC12、通信接口晶片IC13、電源調節電路IC11以及驅動電路IC8-1、IC8-2、IC9-1、IC9-2。其特徵在於，光電編碼器IC10的A、B兩相輸出矩形脈衝分別經驅動電路IC8-1、IC8-2驅動後進入FPGA晶片IC5的通用輸入/輸出引腳I/O17、I/O18。
DSP晶片IC1的數據線D8～D23與FPGA晶片的IC5的通用輸出引腳I/O0～I/O15相連。DSP晶片IC1的中斷引腳INT1與FPGA晶片的IC5的通用輸出引腳I/O16相連。FPGA晶片的IC5的CCLK引腳、DIN引腳分別與程序存儲器晶片IC6的CLK引腳、D0引腳相連，FPGA晶片的IC5的配置完成DONE引腳、配置PROM引腳、初始化INIT引腳分別通過上拉電阻R5、R6、R7與程序存儲器晶片IC6的CE引腳、CF引腳、OE引腳相連。FPGA晶片IC5的模式選擇引腳M0、M1分別接地和通過上拉電阻R10接高電平，FPGA晶片IC5的通用輸入引腳I/O19與晶體振蕩器IC7的OSC引腳相連。
DSP晶片IC1的地址線A0～A17與數據和程序存儲晶片IC2的地址線A0～A17相連，DSP晶片IC1的數據線D0～D7通過電平轉換晶片IC3與數據和程序存儲晶片IC2的數據線D0～D7相連；DSP晶片IC1的CLKX0引腳通過上拉電阻R1、R2以及驅動電路IC9-1與數據和程序存儲晶片IC2的OE使能引腳相連；DSP晶片IC1的R/W引腳與數據和程序存儲晶片IC2的WE寫使能引腳以及電平轉換晶片IC3的DIR引腳相連；DSP晶片IC1的地址線A18與電平轉換晶片IC3的OE使能引腳相連；DSP晶片IC1採用外部時鐘方式，其EXTCLK外部時鐘引腳與晶體振蕩器IC4的OSC引腳相連，XIN引腳與GND引腳相連。電源調節電路IC5分別與DSP晶片IC1的電源引腳CVDD、DVDD以及RESET復位引腳相連。DSP晶片IC1的TCLK1引腳通過驅動電路IC9-2與揚聲器IC12相連。DSP晶片IC1的串口數據發送引腳DX0與通信接口晶片IC13的TTL/COMS電平輸入引腳T1IN相連，通信接口晶片IC13的RS232電平輸出引腳T1OUT與計算機的RS323接口相連；計算機的RS232接口與通信接口晶片IC13的RS232電平輸入引腳R1IN相連，通信接口晶片IC13的TTL/COMS輸出引腳R1OUT與DSP晶片IC1的串口數據接收引腳DR0相連。
採用本實用新型的光電編碼測深電路，利用FPGA、DSP作為整個電路控制和數據處理的核心，FPGA對經驅動的光電編碼器輸出脈衝進行消抖、鑑相、計數等處理後送到DSP，由DSP計算測井電纜的深度，從而實現了實時準確的測深；當計算出的測井電纜深度達到某設定的報警參數值，能夠實現報警功能；同時能夠通過通信接口晶片將測井電纜深度回放到計算機，進行深度圖形繪製。


圖1是本實用新型的電路原理框圖。
圖2是本實用新型的電路原理圖。
具體實施方式
本實用新型的一種高精度光電編碼測深電路原理框圖如圖1所示，包括光電編碼器電路、DSP與FPGA電路、DSP的程序與數據存儲電路、FPGA程序存儲電路、電平轉換電路、時鐘電路、報警電路、通信接口電路、電源調節電路。利用FPGA、DSP作為整個電路控制和數據處理的核心，其中FPGA對經驅動的光電編碼器輸出的脈衝進行消抖、鑑相、計數等處理後送到DSP，再由DSP實時計算測井電纜的深度，當計算出的測井電纜深度達到某設定的報警參數值時，報警器就會報警。同時測井電纜深度通過通信接口晶片將數據回放到計算機，以便於繪製圖形。
FPGA的程序存儲電路主要用於存儲程序，上電後，將程序存儲電路中的程序裝載至FPGA，使FPGA對光電編碼器的輸出的脈衝進行處理，並將處理後的數據送至DSP。
DSP的程序和數據存儲電路主要用以存儲程序和數據，DSP上電後，首先DSP將程序存儲電路中的程序引導至DSP內部高速RAM區，然後DSP開始全速執行程序，計算測井電纜的深度。DSP的程序和數據存儲電路所存放的數據包括預置的測井目的層深度、報警參數以及當前電纜的測井深度。若電纜的測井深度達到所設置報警參數值時，DSP通知報警器報警，其中報警參數包括電纜下放期間距目的層一定距離的深度值以及電纜上提期間距井口一定距離的深度值。另外電纜的測井深度經通信接口晶片實現向計算機的數據回放，以便繪製圖形。
電源調節電路用於提供電路所需的直流電源。
本實用新型的具體電路原理圖如圖2所示，包括DSP晶片IC1、數據和程序存儲晶片IC2、電平轉換晶片IC3、為DSP晶片IC1提供時鐘信號的晶體振蕩器IC4、FPGA晶片IC5、程序存儲器晶片IC6、為FPGA晶片IC5提供時鐘信號的晶體振蕩器IC7、光電編碼器IC10、揚聲器IC12、通信接口晶片IC13、電源調節電路IC11以及驅動電路IC8-1、IC8-2、IC9-1、IC9-2。其特徵在於光電編碼器IC10的A、B兩相輸出矩形脈衝分別經驅動電路IC8-1、IC8-2驅動後進入FPGA晶片IC5的通用輸入/輸出引腳I/O18、I/O19。
光電編碼器IC10的A、B兩相輸出矩形脈衝分別經驅動電路IC8-1、IC8-2驅動後與FPGA晶片IC5的通用輸入引腳I/O17、I/O18相連。DSP晶片IC1的數據線D8～D23與FPGA晶片的IC5的通用輸出引腳I/O0～I/O15相連。DSP晶片IC1的中斷引腳INT1與FPGA晶片的IC5的通用輸出引腳I/O16相連。FPGA晶片的IC5的CCLK引腳、DIN引腳分別與程序存儲器晶片IC6的CLK引腳、D0引腳相連，FPGA晶片的IC5的DONE引腳、PROM引腳、INIT引腳分別通過上拉電阻R5、R6、R7與程序存儲器晶片IC6的CE引腳、CF引腳、OE引腳相連。FPGA晶片IC5的模式選擇引腳M0、M1分別接地和通過上拉電阻R10接高電平，FPGA晶片IC5的通用輸入引腳I/O19與晶體振蕩器IC7的OSC引腳相連。
光電編碼器IC10的A、B兩相的輸出脈衝分別經驅動電路驅動後通過FPGA晶片IC1進行處理FPGA晶片IC5上電後，通過內部時鐘電路由配置時鐘引腳CCLK向程序存儲晶片IC6的CLK引腳輸出頻率為1MHz的時鐘信號，在該時鐘信號的每一個上升沿，程序存儲晶片IC6的內部地址計數器加1，並通過數據輸出引腳D0向FPGA晶片IC5的引腳DIN傳送一位數據，直到全部程序裝載到FPGA為止。FPGA晶片IC5的下載數據控制引腳DONE和初始化引腳INIT分別與程序存儲晶片IC6的片選引腳CE和使能引腳OE相連，使程序存儲晶片IC6處於數據輸出狀態，從而將其內的程序代碼裝載到FPGA晶片IC5內，從而使FPGA晶片IC5對光電編碼器IC10的輸出的脈衝進行消抖、鑑相、計數等一系列處理，並將處理後的數據送至DSP晶片IC1。FPGA晶片IC5的外接晶體振蕩器IC7為FPGA提供時序控制電路的時鐘信號。
DSP晶片IC1的地址線A0～A17與數據和程序存儲晶片IC2的地址線A0～A17相連，DSP晶片IC1的數據線D0～D7通過電平轉換晶片IC3與數據和程序存儲晶片IC2的數據線D0～D7相連；DSP晶片IC1的CLKX0引腳通過上拉電阻R1、R2以及驅動電路IC9-1與數據和程序存儲晶片IC2的OE使能引腳相連；DSP晶片IC1的R/W引腳與數據和程序存儲晶片IC2的WE寫使能引腳以及電平轉換晶片IC3的DIR引腳相連；DSP晶片IC1的地址線A18與電平轉換晶片IC3的OE使能引腳相連；DSP晶片IC1採用外部時鐘方式，其EXTCLK外部時鐘引腳與晶體振蕩器IC4的OSC引腳相連，XIN引腳與地GND引腳相連。電源調節電路IC5分別與DSP晶片IC1的電源引腳CVDD、DVDD以及RESET復位引腳相連。DSP晶片IC1的TCLK1引腳通過驅動電路IC9-2與報警器IC12相連。
電源調節電路IC11用於提供DSP晶片IC1+3.3V、+1.8V的工作電壓，其中+3.3V用於DSP晶片IC1的I/O引腳的供電，+1.8V用於DSP晶片IC1內部的CPU供電。採用兩種電源供電既便於晶片接口，又可使CPU的功耗降低。同時電源調節電路IC11的RESET復位引腳與DSP晶片IC1的RESET復位引腳相連，用於DSP晶片IC1的上電復位。DSP晶片IC1採用外部時鐘方式，其外接的晶體振蕩器IC4為DSP晶片IC1提供時鐘信號。
DSP晶片IC1的工作電壓為+3.3V，而數據和程序存儲晶片IC2工作電壓為+5V，因此在DSP晶片IC1與數據和程序存儲晶片IC2的數據線之間加入電平轉換晶片IC3，實現了+3.3V和+5V電平的轉換。其中數據和程序存儲晶片IC2和電平轉換晶片IC3的OE、WE、DIR引腳由DSP晶片IC1控制，當DSP讀取數據和程序存儲晶片IC2內部的數據和程序時，DSP置CLKX0引腳為高電平，通過驅動電路IC9-1使IC2的OE引腳為低電平，這時DSP的R/W引腳為高電平，即數據和程序存儲晶片IC2和電平轉換晶片IC3的WE、DIR引腳為高電平，IC2處於讀狀態。電平轉換晶片IC3由其DIR引腳控制使數據由IC2到IC1，實現DSP讀取IC2的數據和程序；當DSP給數據和程序存儲晶片IC2寫數據時，DSP置CLKX0引腳為低電平，通過驅動電路IC7-1使IC2的OE引腳為高電平，這時DSP的R/W引腳為低電平，即IC2和IC3的WE、DIR引腳也為低電平，IC2處於寫狀態，IC3由其DIR引腳控制使數據由IC1到IC2，實現DSP對IC2的寫數據。
DSP晶片IC1給數據和程序存儲晶片IC2存入測井目的層深度、報警參數，其中報警參數包括電纜下放期間距目的層一定距離的深度值以及電纜上提期間距井口一定距離的深度值。DSP晶片IC1將數據和程序存儲晶片IC2的程序引導至DSP內部高速RAM區，開始全速執行程序，計算測井電纜的深度。對實時計算出的測井電纜深度，同時存入數據和程序存儲晶片IC2，以便於由於意外原因造成的斷電發生時，電路能夠恢復到斷電前的狀態。另外DSP晶片IC1的TCLK1引腳通過驅動電路IC9-2與報警器IC12相連，將存入到數據和程序存儲晶片IC2的電纜測井深度與所設定報警參數值比較，若測井電纜深度達到設定的報警參數時，通知報警器IC12報警。同時電纜的測井深度數據經通信接口晶片IC13實現DSP晶片IC1與計算機之間的串行通信，通信接口晶片IC13先把計算機發出的指令(RS232電平)經過通信接口晶片IC13可靠地轉變成TTL/CMOS電平，並送到DSP晶片IC1的串口接收端DR0，然後DSP晶片根據接收指令，控制其串口發送端DX0發送數據，經過通信接口晶片IC13轉變成RS232電平，再送至計算機用以繪製圖形。
權利要求1.一種高精度光電編碼測深電路，包括DSP晶片(IC1)、數據和程序存儲晶片(IC2)、電平轉換晶片(IC3)、為DSP晶片(IC1)提供時鐘信號的晶體振蕩器(IC4)、FPGA晶片(IC5)、程序存儲器晶片(IC6)、為FPGA晶片(IC5)提供時鐘信號的晶體振蕩器(IC7)、光電編碼器(IC10)、揚聲器(IC12)、通信接口晶片(IC13)、電源調節電路(IC11)以及驅動電路(IC8-1、IC8-2、IC9-1、IC9-2)，其特徵在於，光電編碼器(IC10)的A、B兩相輸出矩形脈衝分別經驅動電路(IC8-1、IC8-2)驅動後，進入FPGA晶片(IC5)的通用輸入/輸出引腳I/O17、I/O18。
2.根據權利要求1所述的光電編碼測深電路，其特徵在於，DSP晶片(IC1)的數據線D8～D23與FPGA晶片的(IC5)的通用輸出引腳I/O0～I/O15相連，DSP晶片(IC1)的中斷引腳INT1與FPGA晶片的(IC5)的通用輸出引腳I/O16相連；FPGA晶片的(IC5)的CCLK引腳、DIN引腳分別與程序存儲器晶片(IC6)的CLK引腳、D0引腳相連，FPGA晶片的(IC5)的DONE引腳、PROM引腳、INIT引腳分別通過上拉電阻R5、R6、R7與程序存儲器晶片(IC6)的CE引腳、CF引腳、OE引腳相連，FPGA晶片(IC5)的模式選擇引腳M0、M1分別接地和通過上拉電阻R10接高電平，FPGA晶片(IC5)的通用輸入引腳I/O19與晶體振蕩器(IC7)的OSC引腳相連；DSP晶片(IC1)的地址線A0～A17與數據和程序存儲晶片(IC2)的地址線A0～A17相連，DSP晶片(IC1)的數據線D0～D7通過電平轉換晶片(IC3)與數據和程序存儲晶片(IC2)的數據線D0～D7相連；DSP晶片(IC1)的CLKX0引腳通過上拉電阻R1、R2以及驅動電路(IC9-1)與數據和程序存儲晶片(IC2)的OE使能引腳相連；DSP晶片(IC1)的R/W引腳與數據和程序存儲晶片(IC2)的WE寫使能引腳以及電平轉換晶片(IC3)的DIR引腳相連；DSP晶片(IC1)的地址線A18與電平轉換晶片(IC3)的OE使能引腳相連；DSP晶片(IC1)採用外部時鐘方式，其EXTCLK外部時鐘引腳與晶體振蕩器(IC4)的OSC引腳相連，XIN引腳與GND引腳相連；電源調節電路(IC5)分別與DSP晶片(IC1)的電源引腳CVDD、DVDD以及RESET復位引腳相連；DSP晶片(IC1)的TCLK1引腳通過驅動電路(IC9-2)與揚聲器(IC12)相連；DSP晶片(IC1)的串口數據發送引腳DX0與通信接口晶片(IC13)的TTL/COMS電平輸入引腳T1IN相連；通信接口晶片(IC13)的RS232電平輸出引腳T1OUT與計算機的RS323接口相連；計算機的RS232接口與通信接口晶片(IC13)的RS232電平輸入引腳R1IN相連；通信接口晶片(IC13)的TTL/COMS輸出引腳R1OUT與DSP晶片(IC1)的串口數據接收引腳DR0相連。
專利摘要一種高精度光電編碼測深電路，包括光電編碼器電路、DSP與FPGA電路、DSP的程序與數據存儲電路、FPGA程序存儲電路、電平轉換電路、時鐘電路、報警電路、電源調節電路。FPGA對經驅動的光電編碼器輸出脈衝進行消抖、鑑相、計數等處理後送到DSP，由DSP計算測井電纜的深度，從而實現了實時準確的測深；當計算出的測井電纜深度達到某設定的報警參數值，能夠實現報警功能；同時能夠通過通信接口晶片將測井電纜深度回放到計算機，進行深度圖形繪製。
文檔編號G01D5/26GK2903920SQ20062007897
公開日2007年5月23日 申請日期2006年5月12日 優先權日2006年5月12日
發明者黨瑞榮, 謝雁, 高國旺, 李利品, 羅兵武 申請人:西安石油大學