Nand閃速存儲器件及其操作方法

2023-05-18 01:38:26

專利名稱：Nand閃速存儲器件及其操作方法
技術領域：
本發明一般涉及閃速存儲器件，更具體來說，涉及一種在編程過 程中將閃速存儲器件中的未被選擇的存儲器單元電晶體偏置以減少由 於熱載流子效應導致的編程誤差的方法。
背景技術：
諸如閃速存儲器件的非易失性存儲器件可以設置為NOR型構造 或NAND型構造，並可以被電重寫入且以高集成密度形成。NAND型 非易失性半導體存儲器件包括多個NAND單元單位(cell unit)。通過 在源和漏之間串聯連接沿著列方向的多個存儲器電晶體來構造每個 NAND單元單位。選擇柵(SG)電晶體連接到串聯連接的存儲器晶體 管電路的每個端。
兩種非易失性存儲器電晶體是浮柵型存儲器電晶體和浮動捕獲 (floating trap)(電荷捕獲)型存儲器電晶體。浮柵型存儲器電晶體 包括控制柵和導電浮柵，其中，導電浮柵通過絕緣層與襯底中形成的 場效應電晶體(FET)隔離。浮柵型存儲器電晶體可以通過在導電浮柵 上將電荷存儲為自由載流子來編程。
除了浮柵型存儲器電晶體具有兩個柵而不是只有一個柵之外，浮 柵型存儲器電晶體與標準的MOS電晶體類似。 一個柵是與其它MOSFET電晶體相同的控制柵(CG)，而第二個柵是被氧化物絕緣體 環繞的浮柵(FG)。因為FG被浮柵型存儲器電晶體的絕緣氧化物層 隔離，所以處於其上的任何電子都被捕獲在那，由此來存儲信息。
當電子被捕獲在FG上時，它們改變(局部抵消)來自CG的電場， 這樣改變了單元的閾值電壓(Vt)。因此，當通過將特定電壓施加到 控制柵(CG)上來"讀取"單元時，根據單元的閾值電壓(Vt)，電 流將在單元的源和漏連接之間流動或不流動。電流是存在還是不存在 被感測並被翻譯成"1"和"0"，從而再現所存儲的數據。
電荷捕獲型存儲器電晶體可包括形成在襯底中的場效應電晶體 (FET)溝道和柵電極之間的非導電電荷貯存層。浮動捕獲型存儲器晶 體管可以通過將電荷存儲在非導電電荷貯存層中的陷阱(trap)中被編 程。
當正電壓施加到柵電極上時，電子隧穿穿過隧穿絕緣層20從而變 成被捕獲在電荷貯存層中。隨著電子積累在電荷貯存層中，存儲器晶 體管的閾值電壓增大，並且存儲器電晶體變成被編程。當負電壓施加 到柵電極時，被捕獲的電子穿過隧穿絕緣層釋放至半導體襯底。同時， 空穴變成被隧穿絕緣層捕獲，存儲器電晶體的閾值電壓減小，並且存 儲器電晶體被擦除。
典型地，NAND閃速存儲器串(string)與其它串通過淺溝槽隔離 (STI)而被隔離開，以防止相鄰的半導體器件組件之間的電流洩漏。 NAND存儲器串包括三種電晶體存儲器電晶體型電晶體(memory transistor transistors)(實現非易失性數據貯存)；串選擇電晶體SST; 以及接地選擇電晶體GST。典型地，在NAND閃速存儲器件中，串選 擇電晶體和接地選擇電晶體(SSL和GSL)位於NAND串的端部，並 用於在編程、擦除和讀取操作中選擇NAND串。沿著行方向布置的成組的NAND單元單位(NAND串)被稱作 NAND單元塊(存儲塊，MB)。布置在相同行的選擇電晶體SST和 GST的柵公共地連接到選擇柵線中對應的一個，並且布置在相同行的 存儲器電晶體的控制柵公共地連接到控制柵線中對應的一個。如果n 個存儲器電晶體在NAND單元單位中串聯連接，則包含在一個NAND 單元單位中的存儲器電晶體的控制柵線(字線WLo)的數量也是n。
當對數據進行編程時，首先，同時擦除存儲在整個存儲塊(MB) 中的存儲器貯存單元的所有存儲器電晶體中存儲的所有數據項。通過 將所選擇的存儲塊中的存儲器電晶體的所有控制柵線(字線)設置成 低電壓Vss (例如，0V)，並將高的正電壓Vera (擦除電壓，例如， 20V)施加到p型阱區，來執行擦除處理，其中，在p型阱區中，存儲 器單元陣列被形成為將浮柵中的電子釋放到溝道區。結果，在整個存
儲塊中存儲器貯存單元的所有存儲器電晶體中存儲的所有數據項全被 設置成"1"數據。可以同時擦除多個或所有的存儲塊。
在上述的數據同時擦除步驟之後，對與所選擇的控制柵線連接的 多個存儲器電晶體同時進行數據編程程序。通常地，將待被編程到與 所選擇的控制柵線連接的存儲器電晶體中的二進位數據的單位定義為 數據的一 "頁(page)"。在其中數據被編程到存儲塊中的存儲器晶體 管(頁)中的"頁"順序，基於在其中以隨機順序將數據編程(隨機 編程處理)的系統，或者基於在其中將數據沿著一個方向順序編程(順 序編程處理)的系統。通常地，在順序編程處理的過程中，數據從源 側存儲器電晶體依次地在順序頁中被編程。
如果與編程處理同時地將高的正電壓Vpgm (編程電壓，例如， 20V)施加到所選擇的控制柵線，則在"0"數據的情況下電子從存儲 器電晶體的溝道注入到浮柵中。這就是所謂的"0"編程或"0"寫入。 在該情況下，在"1"數據的情況下禁止電子的注入(所謂的編程禁止、 "1"編程或"1"寫入)。由此，在將隨機數據寫入到一頁的存儲器電晶體的同時，同時地執行兩種類型的數據編程操作，並必須根據其 編程數據來控制每個存儲器電晶體的溝道電壓。例如，在"0"數據的 情況下，溝道電壓被保持為低，以便於在編程電壓Vpgm施加到控制 柵時，向在浮柵下的柵絕緣膜施加強的電場。在"l"數據的情況下， 溝道電壓被升壓，以使得弱的電場施加到柵絕緣膜，並禁止電子注入 到浮柵中。如果溝道電壓被不充分地升壓，則電子被注入使得將經歷 "1"編程處理的存儲器電晶體的閾值電壓將發生變化。這種現象被稱
作"錯誤編程"或者"寫入誤差"。因此，為了實現NAND型快閃記憶體EEPROM 的編程操作，必須將由於錯誤編程導致的閾值電壓變化抑制在特定的 範圍內，以不造成錯誤操作。
已知各種類型的NAND溝道電壓控制方法。自舉(self-boost) (SB)編程方法普遍用於在"1"數據編程情況下將NAND單元單位 的所有溝道區設置為電浮動狀態，並通過利用與控制柵的電容耦合將 溝道電壓升壓。在第11期(1995)第30巻的IEEE Journal of Solid-state Circuits中的第1149-1156頁描述了由K.D.Suh等人所著的自舉編程方 法。
在美國專利第5715194號和第6930921號中描述了另一自舉系統， 即局部自舉系統(LSB)。局部自舉系統(LSB)是用於從公共源線 CSL側的控制柵線(字線)(例如，字線WL)開始，順序將數 據編程的順序編程方法。局部自舉(LSB)系統將把所選擇的存儲器晶 體管(WL)兩側的存儲器電晶體設置成截止狀態，以便於只將所選 擇的存儲器電晶體(WL)的溝道和擴散層(升壓區)與剩餘的存儲 器電晶體電隔離，從而將以上區域設置成電浮動狀態並將其電壓升壓。
擦除區自舉(EASB)系統是另一個自舉系統。在日本專利申請未 審公開第10-283788號中描述了擦除區自舉系統。EASB系統基於從如 之前描述的公共源線CSL側上的控制柵線開始的順序編程數據。低電 壓Vcutoff施加到與所選擇的存儲器單元電晶體的公共源線CSL側相鄰並位於其上的存儲器單元電晶體的控制柵線(字線)，以使存儲器單 元電晶體截止。編程電壓Vpgm施加到所選擇的存儲器單元電晶體的 控制柵線(WL)，並且中間電壓Vpass施加到未被選擇的其他控制柵線。
對於被編程的存儲器單元的閾值電壓分布的更精確控制，經常使 用步增脈衝編程(incremental step pulse programming) (ISPP)模式。 在應用ISPP模式的情況下，施加到字線的編程電壓在重複編程周期的 循環過程中逐步地上升。編程電壓以預定的步增量(AV)增加，其中， 預定的步增量也被稱作"上升速率"。在編程序列中，被編程的單元 的單元閾值電壓以預定用於每個編程循環的速率增加。在名為 "Non-Volatile Semiconductor Memory and Programming Method of the Same"的美國專利第6,266,270號中公開了通過ISPP模式的方式對非 易失性存儲器器件進行編程。每個編程循環通常被劃分為編程時間段 和編程檢驗時間段。在編程時間段內，在給定的偏置條件下對存儲器 單元進行編程。在編程檢驗時間段內，檢驗被編程的存儲器單元，看 它們是否達到目標閾值電壓的條件。將編程循環重複預定數量的次數， 直到所有的存儲器單元被以目標閾值電壓來完全地編程。除了讀取的 數據沒有被輸出到器件的外部之外，編程檢驗操作與讀取操作類似。

發明內容
本發明的 一方面提供了一種對快閃記憶體單元單位進行編程的方法，其 中，所述快閃記憶體單元單位具有與由串選擇線SSL控制的串選擇電晶體SST 連接的n個存儲器單元電晶體MCO〉至MCXn-l〉，其中，所述n個存 儲器單元電晶體MCO至MCXn-l〉分別由n個字線WLO至 WL〈n-l〉控制，所述方法包括向所述串選擇線SSL施加第一預定電 壓Vcc;以及向所述SSL施加第二預定電壓(Vcc-a或者Vcc+a)，同 時向所選擇的字線WL〈'〉施加編程電壓Vpgm，以減小至少多個存儲 器單元電晶體的溝道電勢。在本發明的一些實施例中，所述方法還包括向所述串選擇線SSL 施加第一預定電壓Vcc，同時向所述第一所選擇的字線WLO施加編 程電壓Vpgm，其中，0《i<x;在不同的(例如，隨後的)時間， 向所述串選擇線SSL施加所述第二預定電壓(Vcc-a或Vcc+a)，同時 向所述第二所選擇的字線WL〈'〉施加所述編程電壓Vpgm，以減小存 儲器單元電晶體MCO至MCXn-l〉的局部溝道電勢，其中，i'》x，其 中，所述第二所選擇的字線WL〈'〉比所述第一所選擇的字線WLO更 靠近所述串選擇線SSL。
在各種實施例中，施加到所述串選擇線(SSL)的所述第二預定電 壓是Vcc-a， a在大約0.1伏至大約3.0伏之間，Vcc在大約2.5伏至大 約3.5伏之間，Vpass在大約8伏至大約IO伏之間，並且Vpgm在大約 15伏至大約20伏之間。
本發明的另一方面提供了一種對快閃記憶體單元單位進行編程的方法， 其中，所述快閃記憶體單元單位具有與由串選擇線SSL控制的串選擇電晶體 SST連接的n個存儲器單元電晶體MCXO至MCXn-l、其中，所述n 個存儲器單元電晶體MCO至MCXn-l〉分別由n個字線WLO至 WL〈n-l〉控制。所述方法包括在時間t，向所述位線BL施加第一預 定電壓Vcc，同時將第一所選擇的字線WLO上的第一所選擇的存儲 器單元電晶體MCO編程，其中，0Si<x;以及在不同的時間，向所 述位線BL施加第二預定電壓Vcc-oc，同時將第二所選擇的字線WL 上的第二所選擇的存儲器單元電晶體MC〈'〉編程，以減小存儲器單元 電晶體MCO至MC〈n-l〉的局部溝道電勢，其中，i'2x，其中，所述 第二所選擇的字線WL〈、比所述第一所選擇的字線WLO更靠近所述 串選擇線SSL。
所述方法的一些實施例還包括向所述位線BL施加第一預定電 壓Vcc，同時向所述第一所選擇的字線WLO上的所述第一所選擇的 存儲器單元電晶體MCO應用步增脈衝編程(ISPP)，其中，0《i<x;以及在不同的時間，對所述步增脈衝編程(ISPP)循環進行計數，同 時對第二所選擇的字線WLO上的第二所選擇的存儲器單元電晶體 MC〈i'〉進行ISPP編程，其中，i'》X;以及只在ISPP循環計數j大於或
等於y時，向所述位線BL施加所述第二預定電壓Vcc-a，以減小存儲 器單元電晶體MC<i'〉至MCXn-l〉的局部溝道電勢，同時對所述第二 所選擇的字線WLO上的第二所選擇的存儲器單元電晶體MCO進 行ISPP編程，其中，i'》x。
本發明的可選實施例可以使超過兩個的局部溝道(Chl、 Ch2、 Ch3...)的相鄰的溝道電壓大致相等。
本發明的另一方面提供了一種對快閃記憶體單元單位進行編程的方法， 其中，所述快閃記憶體單元單位具有與由串選擇線SSL控制的串選擇電晶體 SST連接的n個存儲器單元電晶體MCO至MC，其中，所述n 個存儲器單元電晶體MCO至MCXn-l〉分別由n個字線WLO至 WL〈n-l〉控制。所述方法包括向未被選擇的字線WL〈i+l〉至WL 施加通過電壓Vpass，同時向所述第一所選擇的字線WLO施加編程電 壓Vpgm，其中，0^i Vpass > 0;此後，向所述 未選擇的字線WL〈i'+l〉至WL〈n-l〉中的三個的每個施加不同的第一通 過電壓Vpassl、第二通過電壓Vpass2和第三通過電壓Vpass3中的一 個，同時向第二所選擇的字線WLO施加所述編程電壓Vpgm，以減 小存儲器單元電晶體MCXi'〉至MC〈n-l〉的局部溝道電勢，其中，i上 x，其中，所述第二所選擇的字線WLO比所述第一所選擇的字線 WLO更靠近所述串選擇線SSL。
在一些示例性實施例中，Vpassl Vpass。在一 些示例性實施例中，Vpassl施加到WL〈'+1〉且Vpass3施加到 WL。在一些示例實施例中，Vpassl施加到WL且Vpass3 施加到WL。在一些示例性實施例中，Vpass施加到WL, WL<i+2和WL<i+l〉，而Vpassl施加至U WL， Vpass3施加到WL。
本發明的另一方面提供了一種閃速存儲器件，所述閃速存儲器件 包括存儲塊，所述存儲塊包括共享n個字線WLo和串選擇線(SSL) 的m個NAND單元單位，每個NAND單元單位包括由所述SSL控制 並串聯連接在位線BL< 〉和n個存儲器電晶體的之間的串選擇電晶體 SST，其中，所述n個存儲器電晶體分別由n個字線WLo來控制；以 及外圍電路，所述外圍電路適於向所述串選擇線(SSL)施加第一預定 電壓Vcc，同時對由第一所選擇的字線WLO控制的m個存儲器晶體 管進行編程，此後，在向所述串選擇線(SSL)施加第二預定電壓Vcc ±a的同時，對由第二所選擇的字線WLO控制的m個存儲器電晶體 進行編程，其中，所述第二所選擇的字線WL〈'〉比所述第一所選擇的 字線WLO更靠近所述串選擇線(SSL)。
所述存儲器電晶體可以形成為除了控制柵之外還均具有浮柵的存 儲器電晶體。可選擇地，所述存儲器電晶體可以形成為電荷捕獲型存 儲器電晶體。
本發明的另一方面提供了一種用於計算機系統的固態存儲器模 塊，所述模塊包括殼體；接口連接器，其在所述殼體上；閃速存儲 器控制器，其位於所述殼體內；根據本發明的示例性實施例的權利要
求所述的閃速存儲器件，其位於所述殼體內，並電連接到所述接口連 接器，其中，在集成電路中的所述多個存儲器晶體型電晶體被布置成
用於數據貯存的陣列，並由所述閃速存儲器控制器控制。所述接口連 接器可以是包括四十個IDE管腳接口和電源連接器的IDE接口連接器， 或者所述殼體可以具有SD卡的形式因素，並且所述接口連接器具有八 個電接觸焊盤。可選擇地，所述殼體可以具有從由MS (記憶棒)、CF (緊湊式快閃記憶體卡)、SMC (智能媒體卡)、MMC (多媒體卡)、SD (安 全數碼卡)或XD (XD-圖卡)中任意一個的形式因素。本發明的另一方面提供了一種包括固態存儲器模塊的計算機系 統。所述計算機系統可以是個人計算機(PC)、個人數字助理(PDA)、
MP3播放器、數碼錄音機、筆型計算機(pen-shaped computer)、數碼
相機或者錄影機。
本發明的另一方面提供了一種閃速存儲器件，所述閃速存儲器件 包括存儲塊，所述存儲塊包括共享n個字線WLo和串選擇線(SSL) 的m個NAND單元單位，每個NAND單元單位包括由所述SSL控制 並串聯連接在位線BL和n個存儲器電晶體之間的串選擇電晶體 (SST)，其中，所述n個存儲器電晶體分別由n個字線WL來控制； 以及頁緩衝電路，所述頁緩衝電路適於向位線BLo施加第一預定電壓 Vcc，同時對由第一所選擇的字線WLO控制的所述m個存儲器晶體 管進行編程，此後，在向所述位線BLo施加預定的減小的電壓Vcc-a 的同時，對由第二所選擇的字線WL〈'〉控制的所述m個存儲器電晶體 進行編程，其中，所述第二所選擇的字線WL〈i^比所述第一所選擇的 字線WLO更靠近所述串選擇線(SSL)。
所述閃速存儲器件還可包括外圍電路，所述外圍電路包括頁緩衝 電路，並適於向所述串選擇線(SSL)施加所述第一預定電壓Vcc，同 時對由所述第一所選擇的字線WLO控制的所述m個存儲器電晶體進 行編程，此後，向所述串選擇線(SSL)施加所述預定的減小的電壓 Vcc-a，同時對由所述第二所選擇的字線WLO控制的所述m個存儲 器電晶體進行編程。所述外圍電路還可包括步增脈衝編程(ISPP)循 環計數器，並且只在ISPP循環計數j不小於預定的值y時，所述外圍 電路可以向位線BLo施加所述預定的減小的電壓Vcc-a，同時對由所 述第二所選擇的字線WLo控制的所述m個存儲器電晶體進行編程。
本發明的另一方面提供了一種閃速存儲器件，所述閃速存儲器件 包括存儲塊，所述存儲塊包括共享n個字線WLo和串選擇線(SSL) 的m個NAND單元單位，每個NAND單元單位包括由所述SSL控制,並串聯連接在位線BL< 〉和n個存儲器電晶體之間的串選擇電晶體 (SST)，其中，所述n個存儲器電晶體分別由n個字線WLo來控制； 以及外圍電路，所述外圍電路適於向第一多個未被選擇的字線(WL<0〉 至W!Xi-3〉)中的每個施加第一預定通過電壓Vpass(l)，同時向所選擇 的字線WLO施加高於Vpass(l)的編程電壓Vpgm，並且適於同時地向 第二多個未被選擇的字線(WL至WL〈n-l〉)施加第二預定通過 電壓Vpass(2)和第三預定通過電壓Vpass(3)，其中，所述第二多個未被 選擇的字線比所述第一多個未被選擇的字線更靠近所述串選擇線 (SSL)，其中，所述第二預定通過電壓Vpass(2)小於所述第一預定通 過電壓Vpass(l)，並且所述第一預定通過電壓Vpass(l)小於所述第三預 定通過電壓Vpass(3)。


通過結合附圖考慮的下面的詳細描述，對於本領域的技術人員， 本發明的示例性實施例的以上和其它特徵將變得容易清楚，其中，在 整個申請和一些附圖中，相同的標號通常指示相同或相似的元件，其
中
圖1是根據本發明的各種示例性實施例的在使相鄰的溝道電勢 Vchl和Vch2大致相等的存儲器器件(分別為圖2中的100、圖6中的 200、圖10中的300、圖13中的400和圖17中的500)中的集成電路 中形成的浮柵型NAND單元單位131的側面剖視圖2是根據本發明的第一示例性實施例的、包括適於使圖2的 NAND單元單位131中相鄰的溝道電勢Vchl和Vch2相等的外圍電路 110、 120、 140、 150和160的閃速存儲器件100的框圖3是圖2的NAND單元單位131的組合電路圖以及在圖2的閃 速存儲器件100中的施加到其中的偏壓的表格；
圖4是示出了施加圖3的Vcc+a偏壓，以及圖2的NAND單元單 位131中相鄰的溝道電勢Vchl和Vch2產生的相等化的時序圖5是示出了施加圖3的Vcc-a偏壓，以及圖2的NAND單元單位131中相鄰的溝道電勢Vchl和Vch2產生的大致相等化的時序圖6是包括適於使圖2的NAND單元單位131中的相鄰的溝道電 勢Vchl和Vch2大致相等的外圍電路110、 120、 240、 250和160的閃
速存儲器件200的框圖7A和圖7B是實現圖6的閃速存儲器件200中的頁緩衝電路240 的電路的框圖8是圖6的NAND單元單位131的組合電路圖示，以及圖6的 閃速存儲器件中施加到其中的偏壓的表格；
圖9是示出了將Vcc-a偏壓施加到如圖8所示的位線和/或串選擇 線，以及在圖6的閃速存儲器件200中的NAND單元單位131中相鄰 的溝道電勢Vchl和Vch2產生大致相等化的時序圖10是根據本發明的第三示例性實施例的包括適於使圖1的 NAND單元單位131中的相鄰的溝道電勢Vchl和Vch2大致相等的外 圍電路IIO、 120、 340、 350和360的閃速存儲器件300的框圖11是在圖10的閃速存儲器件300中的NAND單元單位131的 預定頁(WL<i〉)的步增脈衝編程(ISPP)的過程中，選擇性地減小位 線電壓的方法的流程圖12是示出了將Vcc-a偏壓施加到如圖IO中的位線，以及在圖 10的閃速存儲器件300中NAND單元單位131中相鄰的溝道電勢Vchl 和Vch2產生大致相等化的時序圖13是根據本發明的第四示例性實施例的包括適於使圖1的 NAND單元單位131中的相鄰的溝道電勢Vchl和Vch2大致相等的外 圍電路IIO、 420、 140、 450和160的閃速存儲器件400的框圖14是圖13的NAND單元單位131的組合電路圖，以及在圖13 的閃速存儲器件400的操作的寫入(編程)模式的過程中，其中的偏 壓，例如施加到未被選擇的字線的k個中間通過電壓(pass voltage) Vpass(k)的表格；
圖15A是示出了將以升壓順序的多個中間通過電壓Vpass(k)施加 到圖13的閃速存儲器件400中的NAND單元單位131中未被選擇的字 線WL〈i+l〉至WL〈n-l〉的時序圖；圖15B是示出了將以降壓順序的多個中間通過電壓Vpass(k)施加 到圖13的閃速存儲器件400中的NAND單元單位131中未被選擇的字 線WL至WL〈n-l〉的時序圖15C是示出了將傳統的通過電壓Vpass加上各種多個中間通過 電壓Vpass(k)施加到圖13的閃速存儲器件400中的NAND單元單位 131中未被選擇的字線WL〈i+l〉至WL〈n-l〉的時序圖16A和圖16B是用於將傳統的NAND閃速存儲器件中形成 (develope)的溝道電勢Vch2 (現有的)和圖2、圖6、圖10、圖13 或圖17的NAND閃速存儲器件100、 200、 300、 400或500中形成的 溝道電勢Vch2 (新的)進行比較，同時對NAND單元單位131的所有 頁(WLO至WL<31〉)中的1位(二進位)數據進行編程的實驗獲 得數據的曲線圖17是根據本發明的第四示例性實施例的包括適於使圖1的 NAND單元單位131中的相鄰的溝道電勢Vchl和Vch2大致相等的外 圍電路110、 420、 140、 450和160的閃速存儲器件500的框圖18是在存儲器件(分別為圖2的100、圖6的200、圖10的 300、圖13的400或圖17的500)的可選實施例中使用的集成電路中 形成的電荷捕獲型NAND單元單位131-2的側面剖視圖19是包括根據本發明的任意實施例的閃速存儲器件720 (例如 100、 700、 300、 400、 500)的存儲卡的框圖20是包括根據本發明的任意實施例的閃速存儲器件812 (例如 100、 200、 300、 400、 500)的閃速存儲器系統810的計算機系統800 的框圖。
具體實施例方式
圖1是根據本發明的各種示例性實施例的在使相鄰的溝道電勢 Vchl和Vch2大致相等的存儲器器件中的集成電路中形成的浮柵型 NAND單元單位131的側面剖視圖。圖2是根據本發明實施例的包括 外圍電路的閃速存儲器件的框圖。參照圖1和圖2，經受編程的NAND單元單位131使各種偏壓 Vpgm、 Vpass和Vss順序地施加到其存儲器單元電晶體的控制柵10、 20、 30、 40、 50和字線WLo。 NAND單元單位131形成在閃速存儲 器件100 (圖2)中的存儲器單元陣列130內的存儲塊(MB)和集成 電路中。NAND單元單位131形成在半導體襯底100-1上。NAND單 元單位131的溝道形成在選擇電晶體SST和GST之間的半導體襯底 100-1中。在該示例性實施例中，存儲器單元電晶體MCO至MCn-l中 的每個具有在半導體襯底100-1中形成的NAND單元單位131的溝道 的上方形成的控制柵11、 21、 31、 41、 51和浮柵10、 20、 30、 40、 50。 NAND單元單位111的溝道可以通過淺溝槽隔離(STI)(未示出)與 其它相鄰的NAND單元單位的溝道隔離，這樣防止了相鄰的半導體器 件組件之間的電流洩漏。
具有第一溝道電勢Vchl的第一 (下)局部溝道Chi通過具有施 加到其控制柵的低電壓Vcutoff (Vss， 0V)的存儲器單元電晶體與具 有第二溝道電勢Vch2的第二 (上)局部溝道Ch2隔離。低壓Vcutoff 施加到存儲器單元電晶體(例如，WL)的控制柵線，以截止存儲 器單元電晶體(例如，WL<i-2〉)，其中，存儲器單元電晶體(例如， WL)位於所選擇的存儲器單元電晶體(WL)的公共源線CSL 側。作為示例，編程電壓Vpgm施加到所選擇的存儲器單元電晶體 (WL)的控制柵40，並且中間電壓Vpass施加到未被選擇的存儲 器單元電晶體 (WL..,WL 、 WL 、 WL 、 WL...WL)的控制柵(例如，10、 30、 50)。
編程電壓Vpgm (例如，20V)施加到所選擇的存儲器單元電晶體 的控制柵線(WLO)，並且使存儲器單元電晶體截止的低電壓Vcutoff (例如，VSS， 0V)施加到將第一局部溝道Chi與第二局部溝道Ch2 隔離(局部化)的存儲器單元電晶體20的控制柵線(例如，WL)。 Vpgm和Vcutoff (Vss)之間的中間電壓Vpass (例如，5V或10V)施 加到未被選擇的控制柵線(例如，WL、 WL<i-l〉、 WL)。通過施加到對應區域內的控制柵的電壓Vpgm、 Vpass的電容耦合，感 應出溝道電勢Vchl和Vch2中的每個。具體來說，第二溝道電勢Vch2
通過等式1來描述特徵
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其中，q是在第二溝道Ch2內具有施加到其控制柵(例如，30、 50)的通過電壓Vpass的存儲器單元電晶體的數量；並且N是第二溝 道Ch2內的存儲器單元的總數。根據等式l，被編程(Vpgm)的所選 擇的存儲器單元電晶體距離串選擇線SSL越近，第二溝道Ch2內的存 儲器單元的總數N越小，由此，第二溝道電勢Vch2變得更高。
兩個區域，即，第一溝道Chl和第二溝道Ch2的溝道電勢Vchl 和Vch2之間的電勢差Vch2-Vchl產生了電場，並且熱載流子效應 (HCE)會增大，以及由於HCE導致發生軟編程(soft-programming) (編程幹擾)誤差。由此，被編程(Vpgm)的所選擇的存儲器單元晶 體管距離串選擇線SSL越近，由於HCE導致發生的軟編程(編程幹擾) 誤差越多。當溝道電勢Vch 1和Vch2之間的差(Vch2-Vch 1)大於VCHE ， 即產生熱載流子效應(HCE)的臨界電壓時，會出現熱載流子效應 (HCE)軟編程(編程幹擾)誤差。因此，期望的是，控制溝道電勢 Vchl和Vch2之間的差(Vch2-Vchl)，使其與等式2中表示的條件一 致。
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其中，VcHE是產生熱載流子效應(HCE)誤差的臨界電壓。 根據本發明的示例性實施例，電壓阿爾法(如下面進一步描述的Vcc-a、 Vcc+a中的a)是足以使Vch2更接近Vchl以足夠滿足等式2 的值。
參照圖2，根據本發明的示例性實施例的閃速存儲器件100包括 NAND單元單位(NAND串)131的陣列130和外圍電路，其中，外圍 電路包括電壓提供器110、 X (行)解碼器120、頁緩衝器140、控制 邏輯150和數據建立(setup-data)貯存單元160。
存儲器單元陣列130包括NAND單元單位、字線WL和m個 位線BLO至BL<m-l〉。存儲器單元陣列130還包括與NAND單元單 位中的串選擇電晶體SST連接的m個位線BLo (BL、 BL...、 BL)。存儲器單元陣列130包括多個(cXnXm個，其中，c是 每列中NAND單元單位的數量，n是每個NAND單元單位中字線/存儲 器單元電晶體的數量)存儲器單元電晶體MCO。
外圍電路110、 120、 140、 150禾B 160合作來向在NAND單元陣 列130中被編程的NAND單元單位131施加偏壓，這導致NAND單元 單位131中的相鄰的局部溝道電勢Vchl和Vch2大致相等，並防止或 最小化熱載流子效應(HCE)軟編程(編程幹擾)誤差。在對根據本 發明的該示例性實施例的閃速存儲器件100的指定字線WL進行每 個編程操作的過程中，NAND單元單位131中的相鄰的局部溝道電勢 Vchl和Vch2之間的電壓差可以被減小成足以防止熱載流子效應 (HCE)軟編程(編程幹擾)誤差。
電壓提供器110包括串選擇電壓(Vssl)發生器111、編程電壓 (Vpgm)發生器112和通過電壓(Vpass)發生器113 。串選擇電壓(Vssl) 發生器111適於順序地產生諸如Vcc、 Vcc+a和Vcc-a的不同的串選擇 電壓(Vssl)，這些電壓將被施加到串選擇線(SSL)並施加到NAND 單元單位131中的串選擇電晶體SST的控制柵。編程電壓(Vpgm)發生器112和通過電壓(Vpass)發生器113 產生偏壓，所述偏壓將通過X (行)解碼器120，並通過分別與陣列 130中的NAND單元單位131中的所選擇的存儲器單元電晶體WL 和未被選擇的存儲器單元電晶體的控制柵連接的控制線(字線WL) 來施加。
X (行)解碼器120基於接收到的行地址向陣列130中的字線 WL〈0至WL〈n-l〉和選擇線SSL、 GSL施加由電壓提供器110產生的 控制電壓Vpgm、 Vpass、 Vss禾卩Vssl。根據本發明的該實施例，X (行) 解碼器120可以根據擦除區自舉(EASB)系統在編程操作的過程中向 控制線提供控制電壓Vpgm、 Vpass、 Vss和Vssl，以使得能夠如上所 述從NAND單元單位131的公共源線CSL側上的第一字線WLO開 始，對所選擇字線WLO的數據進行順序編程。編程電壓Vpgm施加 到所選擇的存儲器單元電晶體WLO的控制柵，而低電壓Vcutoff (Vss) 施加到存儲器單元電晶體WL〈-2〉的控制柵，其中，存儲器單元晶體 管WL〈i-2〉位於所選擇的存儲器單元電晶體WlXi〉的公共源線CSL 側。中間通過電壓Vpass施加到除WL〈i-2〉之外的其它未被選擇的存 儲器單元電晶體。由此，在陣列130的相同的存儲塊中的每個NAND 單元單位131中，第一 (下)局部溝道Chl形成在存儲器單元電晶體 WL〈i-2〉一側，而第二 (上)局部溝道Ch2形成在存儲器單元電晶體 WL的另 一 側，如圖1所示。
頁緩衝電路140通過m個位線BIXO至BL〈m-l〉連接到存儲器單 元陣列130中的NAND單元單位131。頁緩衝電路140將接收到的隨 機數據寫入到m個位線BIXO至BL，並利用m個位線BL 至BL〈m-l〉讀取存儲在NAND單元單位131中的隨機數據。頁緩衝電 路140可選擇性地在寫入(編程)模式的操作過程中用作寫入驅動器 單元，而在讀取模式的操作過程中用作感應放大器。在寫入(編程) 模式的操作中，頁緩衝電路140傳統上可以向與將被禁止編程(寫入 "l"數據)的存儲器單元電晶體連接並且與第一預定組的字線(例如，WL《WL《WL， x=22)連接的位線BL提供電源電壓 (Vcc)。在該情況下，在"l"數據的情況下，電子的注入被禁止(所 謂的編程禁止，"1"編程或"1"寫入)。在寫入(編程)模式的操 作過程中，頁緩衝電路140可以向與將被編程(寫入"0"數據)的存 儲器單元電晶體連接的位線BIX〉提供接地電壓(GND， OV)。由此， 在將隨機數據寫入存儲器單元電晶體的同時，根據其隨機數據，頁緩 衝電路140控制將被編程的NAND單元單位131中的每個存儲器單元 電晶體的浮柵兩端產生的電壓。
圖3示出了圖2的NAND單元單位131的電路圖，以及圖2的閃 速存儲器件100的寫入(編程)模式的操作過程中施加到NAND單元 單位中的串選擇電晶體SST的偏壓(Vcc土ot)的表格。
圖4是示出了將圖3的Vcc+a偏壓施加到串選擇線(SSL)，和 施加到陣列130中的NAND單元單位131中串選擇電晶體SST的控制 柵，以及圖2的NAND單元單位131中的相鄰的溝道電勢Vchl和Vch2 產生的相等化的時序圖。
圖5是示出了施加根據本發明的示例性實施例的圖3的Vcc-a偏 壓，以及圖2的NAND單元單位131中的相鄰的溝道電勢Vchl和Vch2 產生的大致相等化的時序圖。
參照圖3、圖4和圖5，根據本發明的示例性實施例，在寫入(編 程)模式的操作過程中，串選擇電壓(Vssl)發生器lll產生預定的串 選擇電壓(Vssl)，以便於將所述串選擇電壓(Vssl)順序地施加到串 選擇線(SSL)並施加到陣列130中的NAND單元單位131中的串選 擇電晶體SST的控制柵。通過或者在將串選擇電壓(Vssl)施加到串 選擇線(SSL)並施加到圖2的NAND單元單位131中的串選擇晶體 管SST的控制柵的過程中，溝道電勢(電壓)Vch2減小。參照圖4，在第一示例性方法中，Vcc偏壓和隨後的Vcc+a偏壓 施加到串選擇線(SSL)，並施加到陣列130中的NAND單元單位131 中的串選擇電晶體SST的控制柵。
在預充電時間段U t2內，串選擇線(SSL)和串選擇電晶體SST 的控制柵上升為電壓Vcc。溝道被預充電，直到串選擇電晶體SST截 止(Vcc-Vth)。公共源線(CSL)和接地選擇電晶體GST的控制柵上 升為Vc^，同時與所有字線WL連接的所有存儲器單元電晶體的所 有控制柵接地。因此，第一溝道的電勢Vchl和第二溝道的電勢Vch2 都略微上升。
在預編程時間段t2 t3內，與除了字線WL〈-2〉之外的所有字線 WL連接的所有存儲器單元電晶體的控制柵上升為中間通過電壓 Vpass。因此，第一溝道的電勢Vchl和第二溝道的電勢Vch2都由於與 中間通過電壓Vpass的電容耦合而上升。
在編程時間段t3 t4內，串選擇線(SSL)和串選擇電晶體SST的 控制柵被脈衝上升為升壓的電壓Vcc+(x，並且與字線WL〈i〉連接的存 儲器單元電晶體的控制柵上升為高的編程電壓Vpgm。串選擇電晶體 SST由於增大的電壓而導通，並且第二溝道的電勢Vch2電連接到位線 (Vcc)。因此升壓的電壓Vcc+a是在間隔t3 t4內施加到串選擇線 (SSL)，並施加到串選擇電晶體SST的控制柵的脈衝，所以儘管與字 線WLO上的高的編程電壓Vpgm電容耦合，第二溝道的電勢Vch2在 間隔t3 t5內也沒有進一步上升，結果是圖2中的NAND單元單位131 中的相鄰的溝道電勢Vchl和ch2大致相等。
參照圖5，在可選的方法中，只有Vcc-a偏壓施加到串選擇線 (SSL)，並施加到陣列130中的NAND單元單位131中的串選擇晶 體管SST的控制柵。在預充電時間段tl t2內，串選擇線(SSL)和串選擇電晶體SST 的控制柵上升為電壓Vcc-a(並一直保持到時間t5)，公共源線(CSL) 和接地選擇電晶體GST的控制柵上升為VCSl，同時與所有字線WL 連接的所有存儲器單元電晶體的所有控制柵接地。因此，第一溝道的 電勢Vchl和第二溝道的電勢Vch2都略微上升。
在預編程時間段t2 t3內，與除了字線WL〈l-2〉之外的所有字線 WL連接的所有存儲器單元電晶體的控制柵上升為中間通過電壓 Vpass。溝道被預充電，直到選擇電晶體SST由於電壓Vcc-Vth-a而截 止。溝道的電勢相對低於處於電壓Vcc-Vth的串選擇電晶體SST的情 況。因此，第一溝道的電勢Vchl和第二溝道的電勢Vch2都由於與中 間通過電壓Vpass的電容耦合而上升。
在編程時間段t3 t4內，串選擇線(SSL)和串選擇電晶體SST的 控制柵保持在電壓Vcc-a，並且與字線WLO連接的存儲器單元電晶體 的控制柵上升為高的編程電壓Vpgm。由於在預充電時間段t2 t3內的 相對低的預充電電壓Vcc-a，第二溝道Ch2的自舉減小。因為在間隔 t2 t5內電壓Vcc-a施加到串選擇線(SSL)，並施加到串選擇電晶體 SST的控制柵，所以第二溝道的電勢Vch2沒有像由於與字線WL 上的高編程電壓Vpgm電容耦合而導致在時間間隔t3 t5內上升的其它 可能的情況一樣多，結果是圖2中的NAND單元單位131中的相鄰的 溝道電勢Vchl和Vch2大致相等。由此，溝道電勢Vchl和Vch2之間 的差(Vch2-Vchl)與等式2中所表示的條件一致。
再次參照圖2，基於建立數據貯存單元260中存儲的字線信息 WL<x〉，控制邏輯150控制串選擇電壓(Vssl)發生器111，以順序地 輸出將施加到串選擇線(SSL)的不同的串選擇電壓(Vssl)，例如， 根據圖4所示的第一方法來順序地輸出Vcc然後是Vcc+ot，根據圖5 所示的可選的方法來順序地輸出Vcc然後是Vcc-a。在寫入(編程)模式的操作的過程中，在對NAND單元單位的位
線/SST端接近的字線(例如，WL<22〉《WL<i〉《WL; x=22)進 行編程的同時，控制邏輯150激活串選擇電壓(Vssl)發生器lll，來 順序地向與將被編程的NAND單元單位131中的串選擇電晶體SST連 接的串選擇線SSL輸出不同的串選擇電壓(Vssl)，以使NAND單元 單位131中的相鄰的局部溝道電勢Vchl和Vch2大致相等。在寫入(編 程)模式的操作中，在對遠離NAND單元單位的位線端的字線(例如， WL《WL<XWL， x=22)進行編程的過程中，控制邏輯150 控制串選擇電壓(Vssl)發生器111，以向與將被編程的NAND單元單 位131中的串選擇電晶體SST連接的串選擇線SSL僅僅提供完整的電 源電壓(Vcc)，而不是順序地輸出不同的串選擇電壓(Vssl)。
建立數據貯存單元160存儲確認字線WL (例如，x=22)的信 息，並在電源開啟(power-on)的過程中或者系統初始化時將該信息x 發送到控制邏輯150，其中，對於字線WL，傳統地會出現熱載流 子效應(HCE)軟編程(編程幹擾)誤差。可以在器件測試級，對確 認字線WL〈x〉的該信息x進行估計或者進行實驗地測量，並將其存儲 在建立數據貯存單元160中。可選擇地，該信息x可以被存儲在存儲 器單元陣列130的特定區域(建立數據區535，如圖17所示)內，並 在電源開啟的過程中或者在系統初始化時被拷貝到建立數據貯存單元 160。
圖6是根據本發明另一示例性實施例的包括適於使圖1的NAND 單元單位131中的相鄰的局部溝道電勢Vchl和Vch2大致相等的外圍 電路IIO、 120、 240、 250和160的閃速存儲器件200的框圖。
參照圖6，根據本發明的第二示例性實施例的閃速存儲器件200 包括NAND單元單位(NAND串)131的陣列130和外圍電路，其中， 外圍電路包括電壓提供器110、 X (行)解碼器120、頁緩衝器240、 控制邏輯250和建立數據貯存單元160。外圍電路110、 120、 240、 250和160合作來向在NAND單元陣 列130中被編程的NAND單元單位131施加偏壓和/或位線電壓，這導 致NAND單元單位131中的相鄰的局部溝道電勢Vchl和Vch2大致相 等，並防止或最小化熱載流子效應(HCE)軟編程(編程幹擾)誤差。 在隨根據本發明的該示例性實施例的閃速存儲器件200進行某些編程 操作的過程中，NAND單元單位131中的相鄰的局部溝道電勢Vchl和 Vch2之間的電壓差可以被減小成足以防止熱載流子效應(HCE)軟編 程(編程幹擾)誤差。
電壓提供器110可以包括與圖2中的串選擇電壓(Vssl)發生器 111相同的串選擇電壓(Vssl)發生器111，其適於產生作為串選擇電 壓(Vssl)的Vcc和Vcc-a。
頁緩衝電路240通過m個位線BLO〉至BL〈m-l〉連接到存儲器單 元陣列130中的NAND單元單位131。雖然頁緩衝電路240具有與圖2 的頁緩衝電路140相同的讀取/寫入功能，但是此外其還適於基於來自 控制邏輯250的開關信號SW的狀態來輸出完整的位線電壓Vcc或者 減小的位線電壓Vcc-a。在寫入(編程)模式的操作中，頁緩衝電路 240將接收到的隨機數據寫入m個位線BLO至BL。在對第一 預定組的字線(例如，WL《WL《WL)的寫入(編程)模 式的操作中，頁緩衝電路240傳統上會向與將被禁止編程(寫入"1" 數據)的存儲器單元電晶體連接的位線BL提供完整的電源電壓
(Vcc)。在對第二預定組的字線(例如，WL《WL《WL) 的寫入(編程)模式的操作中，頁緩衝電路240會向與將被禁止編程
(寫入"1"數據)的存儲器單元電晶體連接的位線BLo提供減小的 電源電壓(Vcc-a)。由此，在將隨機數據寫入存儲器單元電晶體的同 時，根據其隨機數據，頁緩衝電路240控制將被編程的NAND單元單 位131中每個存儲器單元電晶體的浮柵兩端產生的電壓。圖7A和圖7B是實現圖6的閃速存儲器件200中的頁緩衝電路240 的電路的框圖。在對例如大於由建立數據貯存單元160所存儲的內容 所指示的WIX)O的字線進行編程的過程中，如果通過控制邏輯250來 激活SW信號，則建立VTG驅動器244可以向頁緩衝電路240的m個 鎖存器241、 242、 243...提供作為電源電壓的減小的電壓Vcc-a。每個 鎖存器241、 242、 243中的每個將根據存儲在每個鎖存器中的隨機二 進位數據的位，向m個位線中對應的一個輸出邏輯低電壓或者邏輯高 電壓。m個位線BIX(^至BL〈m-l〉中的每個可以直接連接到m個鎖存 器241、 242、 243中對應一個的輸出節點，如圖7b所示。在減小的電 壓Vcc-a是電源電壓時，鎖存"1"數據的鎖存器241、 242、 243將向 其連接的位線輸出電源電壓Vcc-a。相反，在完整的電壓Vcc是電源電 壓時，鎖存"l"數據的鎖存器241、 242、 243將向其連接的位線輸出 完整的電源電壓Vcc。在一些實施例中，如圖7b所示，由鎖存器241、 242、 243輸出到m個位線的完整的電源電壓(Vcc)會通過電晶體M0、 Ml...M2提供的電阻而減小(減小到Vcc-a)，其中，電晶體M0、M1.. .M2 的電阻的阻值由來自控制邏輯250的開關信號SW來控制。
圖8示出了圖6的NAND單元單位131的電路圖，以及圖6的閃 速存儲器件100的寫入(編程)模式的操作過程中施加到其中的偏壓 的表格。在圖6的閃速存儲器件100的寫入(編程)模式的操作過程 中，在等於或大於WL〈x〉的字線被編程的同時，電壓Vcc-a可以施加 到與被編程的NAND單元單位131連接的位線和/或串選擇線SSL。
圖9是示出了將Vcc-a偏壓施加到如圖8所示的位線和/或串選擇 線，並施加到與陣列130中的NAND單元單位131連接的串選擇線 (SSL)禾Q/或位線BL〈 >的時序圖。圖9示出了圖6的NAND單元單 位131中相鄰的溝道電勢Vchl和Vch2產生的大致的相等化。
參照圖8和圖9，根據本發明的另一示例性實施例，在寫入(編 程)模式的操作中，在等於或大於WL (例如，WL《WL《WL， x=22)的字線被編程的同時，串選擇電壓(Vssl)發生器 111產生預定減小的串選擇電壓(Vssl)，所述串選擇電壓(Vssl)將 被施加到串選擇線(SSL)和陣列130中的NAND單元單位131中的 串選擇電晶體SST的控制柵。同時，頁緩衝電路240向與將被禁止編 程(寫入"1"數據)的存儲器單元電晶體連接的位線BLo提供減小 的電源電壓(Vcc-a)。
通過或在將減小的串選擇電壓(Vssl) (Vcc-a)施加到串選擇線 (SSL)禾B/或將減小的電源電壓(Vcc-a)施加到位線BLo的過程中， 第二溝道電勢(電壓)Vch2減小。
在預充電時間段tl t2內，串選擇線(SSL)和與將被禁止編程的 存儲器單元電晶體連接的位線BL〈 >上升為電壓Vcc-a (並一直保持到 時間t5)，並且公共源線(CSL)和接地選擇電晶體GST的控制柵上 升為Vcsl，同時與所有字線WL連接的所有存儲器單元電晶體的所 有控制柵接地。因此，第一溝道的電勢Vchl和第二溝道的電勢Vch2 都略微上升。
在編程時間段t3 t4內，與字線WLO連接的存儲器單元電晶體 的控制柵上升為高的編程電壓Vpgm。因為在間隔t3 t4內，電壓Vcc-a 是施加到串選擇線(SSL)，並施加到串選擇電晶體SST的控制柵的脈 衝，並且因為與將被禁止編程的存儲器單元電晶體連接的位線BL 上升為電壓Vcc-a，所以第二溝道的電勢Vch2沒有像由於與字線 WLO上的高編程電壓Vpgm電容耦合而導致在時間間隔t3 t5內上升 的其它可能的情況一樣多，結果是圖6中的NAND單元單位131中的 相鄰的溝道電勢Vchl和Vch2大致相等。由此，圖6中的NAND單元 單位131中的溝道電勢Vchl和Vch2之間的差(Vch2-Vchl)與等式2 中所表示的條件一致。
圖10是根據本發明的又一示例性實施例的閃速存儲器件300的框圖，該閃速存儲器件300包括適於使NAND單元單位中的相鄰的溝道 電勢Vchl和Vch2基本上相等的外圍電路110、 120、 340、 350和360。
參照圖10，閃速存儲器件300包括NAND單元單位(NAND串) 131的陣列130和外圍電路，其中，外圍電路包括電壓提供器110、 X (行)解碼器120、頁緩衝器340、控制邏輯350和建立數據貯存單元 360。外圍電路IIO、 120、 340、 350和360合作來向在NAND單元陣 列130中被編程的NAND單元單位131施加減小的位線電壓，以實現 NAND單元單位131中的相鄰的局部溝道電勢Vchl和Vch2的大致相 等，並防止或最小化熱載流子效應(HCE)軟編程(編程幹擾)誤差。 在對閃速存儲器件300進行某些編程操作的過程中，NAND單元單位 131中的相鄰的局部溝道電勢Vchl和Vch2之間的電壓差可以被減小 成足以防止熱載流子效應(HCE)軟編程(編程幹擾)誤差。
控制邏輯350包括ISPP循環計數器355，並適於支持步增脈衝編 程(ISPP)模式。在以ISPP模式進行操作的同時，在重複編程周期的 循環勺>的過程中，施加到字線WLo的編程電壓Vpgm逐步地上升。 以預定的步增量(AV)來增大編程電壓Vpgm，其中，該預定的步增 量(AV)也被稱作"上升速率"。ISPP循環計數器355對每個字線 WLO的每個編程循環進行計數。在對特定的字線WLO的編程循環 已經重複了預定臨界數量y的次數(即，當循環計數j-y時)之後，根 據等式1，編程電壓Vpgm達到了足以將第二溝道電勢Vch2上升為以 下電壓電平，該電壓電平高得足夠使NAND單元單位131中的溝道電 勢Vchl和Vch2之間的差(Vch2-Vchl)與等式2表示的條件不一致。 因為Vpgm將溝道電勢Vch2升壓的效應取決於字線相對於串選擇晶體 管/位線的位置(參見等式1)，所以指示循環的臨界數的數量y取決 於當前字線WLO的編號。由此，編號i越高，對應的臨界數量y會 越低。用於例如等於或大於WIXx〉的每個字線WLO的例如yO的每 個字線WLO的臨界數量y會被存儲在建立數據貯存單元360中。頁緩衝電路340通過m個位線BL〈0〉至BIXm-b連接到存儲器單 元陣列130中的NAND單元單位131。雖然頁緩衝電路340與圖2的 頁緩衝電路340具有相同的讀/寫功能，但是其進一步適於基於來自控 制邏輯350的開關信號SW的狀態來輸出完整的位線電壓Vcc或減小 的位線電壓Vcc-a。在寫入(編程)模式的操作過程中，頁緩衝電路 340將接收到的隨機數據寫入m個位線BL〈0至BL。在對第一 預定組的字線(例如，WL《WL《WL， x=22)的寫入(編 程)模式的操作過程中，頁緩衝電路340可以向與將被禁止編程(寫 入"1"數據)的存儲器單元電晶體連接的位線BLo提供完整的電源 電壓(Vcc)。在對第二預定組的字線(例如，WL《WL《 WL， x=22)的寫入(編程)模式的操作過程中，頁緩衝電路340 可以向與將被禁止編程(寫入"1"數據)的存儲器單元電晶體連接的 位線BLo提供減小的電源電壓(Vcc-a)。由此，在將隨機數據寫入 存儲器單元電晶體的同時，根據其隨機數據，頁緩衝電路340控制將 被編程的NAND單元單位131中的每個存儲器單元電晶體的浮柵兩端 產生的電壓。可以用圖7A和圖7B的框圖所示的電路來實現圖10的閃 速存儲器件200中的頁緩衝電路340。
圖ll示出了在圖10的閃速存儲器件300中的NAND單元單位131 的預定頁(WL)的步增脈衝編程(ISPP)的過程中用於選擇性地減 小位線電壓的示例性的方法步驟。圖11示出了在圖10的閃速存儲器 件300的寫入(編程)模式的操作過程中，在被編程的字線WLO等 於或大於WL〈x〉(即，i》x)且ISPP編程循環計數器j等於或超過臨 界數量y (即，j》y)時，減小的電源電壓Vcc-a用作位線電壓VBL， 其被施加到與閃速存儲器件300中被編程的NAND單元單位131連接 的禁止編程(數據"1")的位線BLo。圖ll還示出了在圖10的閃 速存儲器件300的寫入(編程)模式的操作過程中，如果被編程的字 線WLO的編號小於預定的字線WL (即，i<x)或者如果ISPP編 程循環計數器j低於臨界數量y (即，j》y)，則完整的電源電壓 Vcc用作位線電壓VBL，其施加到與閃速存儲器件300中被編程的連接的禁止編程(數據"1")的位線BLo。
在決定/分支步驟S10、 S20中，確定被編程的字線WL〈i〉的編號 是否小於預定的字線WL，(即，i<x)。如果被編程的字線WL 的編號小於預定的字線WL，(即，i<x) ， (S20的"是"分支) 則執行S80，即利用完整的位線電壓(VBL-Vcc)進行傳統的ISPP編 程。如果被編程的字線WLO的編號等於或大於預定的字線WL (即，i》x) ， (S20的"否"分支)則執行ISPP循環計數(j=0)初 始化步驟S30，然後增加ISPP循環計數j (j=j+l)，並且然後執行決 定/分支步驟S50、 S60。
在決定/分支步驟S50、 S60中，確定用於字線WL (即，i<x) 的當前第j個的ISPP編程循環的計數j是否小於預定的臨界循環數量y。 如果被編程的字線WLO的ISPP循環計數j小於預定的臨界循環數量 y， (S60的"是"分支)則執行S80，即利用完整的位線電壓(VBI^Vcc) 進行傳統的ISPP編程。
當通過ISPPS80 (例如，在決定S20或S60之後)來執行利用位 線電壓VBL=Vcc的傳統編程時，然後根據傳統的ISPP編程方法來執 行檢驗/決定/分支步驟S90、 SIOO。如果被編程的存儲器單元電晶體的 閾值電壓通過(S100的"是"分支)檢驗S90，則字線WLO的ISPP 編程在結束處完成。
如果被編程的字線WLO的編號等於或大於預定的字線WL (即，i》x) ， (S20的"否"分支)，且如果被編程的字線WLOx >的循環計數j等於或大於預定的臨界循環數量y， (S60的"否"分支)， 則執行採用減小的位線電壓(VBL=Vcc-a)的根據本發明的示例性實 施例的ISPP編程(步驟S70)。
圖12是示出了將Vcc-a偏壓施加到圖IO中的位線，以及在圖10的閃速存儲器件300中的NAND單元單位131中相鄰的溝道電勢Vchl 和Vch2產生的大致相等化的時序圖。在第一預定組的字線(例如， WL<0〉《WL《WL， x=22)的寫入(編程)模式的操作過程中， 控制邏輯350不激活控制信號SW(例如，將其保持在邏輯低電壓L)， 頁緩衝電路340將完整的電源電壓(Vcc)提供到與將被禁止編程(寫 入"1"數據)的存儲器單元電晶體連接的位線BLo。
在第二預定組的字線(例如，WL《WL《WL， x=22) 的寫入(編程)模式的操作過程中，且在當前的ISPP編程循環數量〈j〉 小於預定的編程循環數量〈y〉時，控制邏輯350不激活控制信號SW(例 如，保持其為邏輯低電壓L)，頁緩衝電路340將完整的電源電壓(Vcc)
提供到與將被禁止編程(寫入"1"數據)的存儲器單元電晶體連接的 位線BL。在釆用第二預定組的字線(例如，WL《WL《 WL， x=22)的寫入(編程)模式的操作過程中，且在當前的ISPP 編程循環數量〈j〉等於或大於預定的編程循環數量〈y〉時，控制邏輯350 激活控制信號SW(例如，將其上升為邏輯高電壓H)，並且頁緩衝電 路340因此將施加到與將被禁止編程(寫入"1"數據)的存儲器單元 電晶體連接的位線BLo的電源電壓(Vcc-a)減小。
通過或者在將減小的電源電壓(Vcc-a)施加到與將被禁止編程(寫 入"1"數據)的存儲器單元電晶體連接的位線BLo的過程中，第二 溝道電勢(電壓)Vch2減小。
在預充電時間段tl t2內，串選擇線(SSL)和與將被編程禁止的 存儲器單元電晶體連接的位線BLo上升為電壓Vcc-ot (—直保持到時 間t5),公共源線(CSL)和接地選擇電晶體GST的控制柵上升為Vcsl， 而與所有的字線WL連接的所有存儲器單元電晶體的所有控制柵接 地。因此，第一溝道電勢Vchl和第二溝道電勢Vch2都略微上升。
在編程時間段t3 t4內，根據ISPP循環loop數量，與字線WL連接的存儲器單元電晶體的控制柵上升為步進的編程電壓(stepped program voltage) Vpgm。因為與將被禁止編程的存儲器單元電晶體連 接的位線BL〈〉上升為電壓Vcc-a，所以第二溝道的電勢Vch2沒有像 由於與字線WLO上的高編程電壓Vpgm電容耦合而導致在時間間隔 t3 t5內上升的其它可能的情況一樣多，結果是圖10中的NAND單元 單位131中的相鄰的溝道電勢Vchl和Vch2大致相等。即使在編程電 壓Vpgm增大到超過用於循環〈y〉和其之上而設置的電壓電平時，第二 溝道Ch2的自舉也被抑制。因為減小的電源電壓Vcc-a提供到位線BL，所以當向位線BL< 〉提供完整的電源電壓Vcc時會出現的(現有的) 第二溝道電勢Vch2'的自舉被減小為(新的)第二溝道電勢Vch2。由 此，圖10中的NAND單元單位131中的溝道電勢Vchl禾n Vch2之間 的差(Vch2-Vchl)與被禁止編程的NAND單元單位131中的等式2 中表示的條件一致。由此，在被禁止編程的NAND串中，通過防止第 二溝道的過度的電勢增大，可以防止熱載流子效應編程幹擾(軟編程)。
圖13是根據本發明的又一示例性實施例的閃速存儲器件400的框 圖，該閃速存儲器件400包括適於使圖13的NAND單元單位131中的 相鄰的局部溝道電勢Vchl和Vch2大致相等的外圍電路410、420、140、 450和160。
參照圖13，閃速存儲器件400包括NAND單元單位(NAND串) 131的陣列130和外圍電路，其中，外圍電路包括電壓提供器410、 X (行)解碼器420、頁緩衝器140、控制邏輯450和建立數據貯存單元 160。
存儲器單元陣列130包括NAND單元單位的陣列、字線WLo和 m個位線BLO〉至BL。外圍電路410、 420、 140、 450和160 合作來向在NAND單元陣列130中被編程的NAND單元單位131施加 偏壓，這導致NAND單元單位131中的相鄰的局部溝道電勢Vchl和 Vch2大致相等，並防止了熱載流子效應(HCE)軟編程(編程幹擾)誤差。在對閃速存儲器件400的指定字線WL進行每個編程操作的過程中，NAND單元單位131中的相鄰的局部溝道電勢Vchl和Vch2 之間的電壓差可以被減小成足以防止熱載流子效應(HCE)軟編程(編 程幹擾)誤差。電壓提供器410包括串選擇電壓(VssO發生器111、編程電壓 (Vpgm)發生器112和多通過電壓Vpass(k)發生器413。多通過電壓Vpass(k)發生器413產生k個(k個，k是大於2的整 數)中間偏壓Vpass(k):通過X (行)解碼器420和通過控制線(字線 WL〈i+l〉至WL)將Vpass(i+1)至Vpass(n-l)同時施加到陣列130 中的NAND單元單位131中未被選擇的存儲器單元電晶體MCXi+l〉至 MCXn-l〉的控制柵。X (行)解碼器420基於所接收的行地址向陣列130中的選擇線 SSL、 GSL和字線WLO至WL施加由電壓提供器110產生的 控制電壓Vpgm、 Vpass(k)、 Vss和Vssl。在對存儲器單元電晶體MC 編程的過程中，多個中間通過電壓Vpass(k)被同時施加到第二溝道Ch2 的未被選擇的存儲器單元電晶體的字線(除了 WL〈i-l〉之外)。由此， 在圖13的陣列130的相同的存儲塊中的每個NAND單元單位131中， 第二溝道Ch2電勢(Vch2)由於與施加到k個字線WL至WL 和施加到未被選擇的存儲器單元電晶體MCXi+l〉至MCXn-l〉的控制柵 的k個中間通過電壓Vpass(k)中的每個電容耦合而受影響。由此，根據 等式1，如果施加到未被選擇的字線的k個中間通過電壓Vpass(k)的平 均電壓低於傳統的通過電壓電平Vpass，則如果傳統的單個通過電壓 Vpass施加到所有的k個未被選擇的字線，則第二溝道Ch2的電勢Vch2 可以被升壓。並且，此外，隨著所選擇的字線WLO靠近NAND單元 單位131的串選擇線(SSL) /位線端，並且高編程電壓Vpgm的影響 增大(見圖16A和圖16B)，則行解碼器420可以選擇k個中間通過 電壓Vpass(k)中最低的，並將其施加到未被選擇的字線。控制邏輯450控制電壓提供器410，以基於當前被編程的字線WLO的編號i是否等於或超過存儲在建立數據貯存單元160的建立數 據中的存儲的臨界字線數量x，來產生k個通過電壓Vpass(k)或單個通 過電壓Vpass。如果當前被編程的字線WlXi〉在臨界字線WL〈x〉和串 選擇線SSL之間，則控制邏輯450控制電壓提供器410，以通過X(行) 解碼器420向未被選擇的字線提供具有各種電壓電平的兩個或更多個 的k個通過電壓Vpass(k)，從而防止第二溝道電勢Vch2過度地升壓。 由此，溝道電勢Vchl和Vch2之間的差(Vchl-Vch2)將與等式2中 表示的條件一致。圖14示出了圖13的NAND單元單位131的電路圖，以及在圖13 的閃速存儲器件400的寫入(編程)模式的操作過程中閃速存儲器件 400中的偏壓，例如施加到未被選擇的字線的k個中間通過電壓Vpass(k)的表格。參照圖14， WL〈i〉表示當前被編程的所選擇的字線。字線WL 表示通過截止電壓(Vss)截止的存儲器單元電晶體，以將第一溝道Chl 與第二溝道Ch2隔離。字線WLO至WL〈-3〉表示第一溝道Chl的未 被選擇的字線，並且將傳統的中間通過電壓Vpass施加到字線WL 至WL〈i-3〉中的每個。字線WL〈i-l〉和WL〈+1〉至WL〈n-l〉表示第二 溝道Ch2的未被選擇的字線(更靠近串選擇線SSL) 。 K個中間通過 電壓Vpass(k)施加到未被選擇的字線WlXi+l〉至WL。施加到未 被選擇的字線WL〈i+l〉至WL〈n-l〉的多個通過電壓Vpass (i+l)至 Vpass (n-l)具有至少兩個不伺的電壓電平。多個中間通過電壓Vpass(k):施加到未被選擇的字線WL〈i+l〉至 WL〈n-l〉的Vpass (i+l)至Vpass (n-l)可以以各種方式來分布，這 些方式包括(1)單調升壓的順序、(2)單調降壓的順序、以及(3) 作為提供到與所選擇的字線WLO相鄰的一個或多個未被選擇的字線(例如，WL)的傳統的通過電壓Vpass與施加到其它未被選擇的 字線的多個中間通過電壓Vpass(k)的組合。不管多個中間通過電壓 Vpass(k)的分布如何，當施加多個通過電壓Vpass (i+l)至Vpass (n-1) 時，第二溝道Ch2的自舉電壓Vch2低於如果單個通過電壓Vpass提供 到所有未被選擇的字線時的情況。由此，通過施加多個中間通過電壓 Vpass(k)來防止第二溝道的過度的電勢增大，可以防止熱載流子效應編 程幹擾(軟編程)誤差。圖15A是示出了向圖13的閃速存儲器件400中的NAND單元單 位131中的第二溝道Ch2的未被選擇的字線WL〈i+l〉至WL〈n-l〉施加 升壓順序的多個中間通過電壓Vpass(k)，以及相鄰的溝道電勢Vchl和 Vch2產生的大致相等化的時序圖。參照圖13、圖14、圖15A、圖15B和圖15C，在寫入(編程)模 式的操作過程中，在等於或大於WL<x〉(例如，WL《WL《 WL， x=22)的字線被編程的同時，多通過電壓Vpass(k)發生器413 同時產生k個(至少兩個)不同的電壓，這些不同的電壓將被施加到 圖13的閃速存儲器件400中的NAND單元單位131中的第二溝道Ch2 的WL〈i+l〉至WL。在圖15A中，施加到WL〈i+l〉至WL〈n-l〉的多個通過電壓Vpass(k) 以單調遞增的順序分布。 由此 ， Vpass(i+l)<Vpass(i+2)<Vpass(i+3)...<Vpass(n-l)。結果，即使在時間 t3 t5內高編程電壓施加到WLO日寸，第二溝道Ch2的過度的自舉也被 抑制。溝道電勢Vchl和Vch2之間的差(Vch2-Vchl)與等式2中表 示的條件一致。由此，通過防止第二溝道的過度的電勢增大，可以防 止熱載流子效應程序幹擾(軟編程)誤差。圖15B是示出了向圖13的閃速存儲器件400中的NAND單元單 位131中的未被選擇的字線WL〈+1〉至WL〈n-l〉施加降壓順序的多個(降壓)中間通過電壓Vpass(k)，以及相鄰的溝道電勢Vchl和Vch2產生的大致相等化的時序圖。在圖15B中，施加到WL〈+1〉至WL〈n-l〉的多個通過電壓Vpass(k)以單調遞減的順序分布。
由此 ， formula see original document page 40結果，即使在時間 t3 t5內高編程電壓施加到WLO時，第二溝道Ch2的過度的自舉也被 抑制。溝道電勢Vchl和Vch2之間的差(Vch2-Vchl)與等式2中表示的條件一致。由此，通過防止第二溝道的過度的電勢增大，可以防 止熱載流子效應程序幹擾(軟編程)誤差。圖15C是示出了向圖13的閃速存儲器件400中的NAND單元單 位131中的未被選擇的字線WL〈i+l〉至WL〈n-l〉施加傳統的通過電壓 Vpass加上各種多個中間通過電壓Vpass(k)，以及相鄰的溝道電勢Vchl 和Vch2產生的大致相等化的時序圖。圖15A、圖15B和圖15C所示的 多個中間通過電壓Vpass(k)沒有按比例繪製。在圖15C中，分布多個通過電壓Vpass(k)和傳統的通過電壓Vpass 並將其施加到字線 formula see original document page 40 而formula see original document page 40這樣防止了所選擇的字 線WLO與相對低壓的通過電壓相鄰。結果，即使在時間t3 t5內將高 編程電壓施加到WL，第二溝道Ch2的過度的自舉也被抑制。溝道 電勢Vchl和Vch2之間的差(Vdi2-Vehl)與等式2中表示的條件一 致。由此，通過防止第二溝道的過度的電勢增大，可以防止熱載流子 效應程序幹擾(軟編程)誤差。圖16A和圖16B描述了與溝道電勢Vchl和Vch2相關的數據。圖 16A描繪了當對所有頁(例如，WLO至WL)中的1位(二進 制)數據順序編程時，在閃速存儲器件中的NAND單元單位131中傳統地產生的溝道電勢(VchlA， Vch2 (現有的)■)。圖16B描繪了 當對所有頁(例如，WLO至WL)中的1位(二進位)數據順 序編程時，在閃速存儲器件中的NAND單元單位131中產生的溝道電 勢(VchlA， Vch2 (現有的)■)之間的差國(Vchl-Vch2 (現有的))。 如圖16A和圖16B所示，當在與串選擇線(SSL)和位線最近的頁(例 如，WL〈3〉至WL)中進行編程時，在閃速存儲器件中的NAND 單元單位131中產生的溝道電勢(VchlA， Vch2 (現有的)■)之間的 差匿(Vchl-Vch2 (現有的))急劇增大，其中，等式1中的數N的值 變得越來越小。由此，在與串選擇線(SSL)和位線最近的頁(例如， WL《3〉至WL)中進行編程的過程中，在閃速存儲器件中更可能 出現熱載流子效應(HCE)軟編程(編程幹擾)誤差。圖16A附加地描述了當對所有的頁(例如，WL〈3〉至WL) 中的1位(二進位)數據順序編程時，根據本發明的示例性實施例的 閃速存儲器件中的NAND單元單位131中產生的溝道電勢(VchlA， Vch2(新的) )。圖16B附加地描述了當對所有的頁(例如，WL 至WL〈31"中的l位(二進位)數據順序編程時，根據本發明的示例 性實施例的閃速存儲器件中的NAND單元單位131中產生的溝道電勢 (VchlA， Vch2 (新的) )之間的差* (Vchl - Vch2(新的))。如圖16B 所示，在與串選擇線(SSL)和位線最近的頁(例如，WL《3〉至WL<31〉) 中進行編程的過程中，根據本發明的示例性實施例的閃速存儲器件中 的NAND單元單位131中產生的溝道電勢(VchlA， Vch2 (新的) ) 之間的差，(Vchl-Vch2(新的))沒有根據等式1急劇增大。由此，在根 據本發明的實施例的閃速存儲器件中，在與串選擇線(SSL)和位線最 近的頁(例如，WL《3〉至WL)中進行編程的過程中，較不可能 出現熱載流子效應(HCE)軟編程(編程幹擾)誤差。圖17是包括適於使根據本發明的另一示例性實施例的圖1的 NAND單元單位131中的相鄰的溝道電勢Vchl和Vch2基本上相等的 外圍電路110、 120、 240和250的閃速存儲器件500的框圖。除了沒4有用獨特(distinct)的建立數據貯存單元160來實現存儲器件500之 外，存儲器件500可以與圖2的存儲器件200或在以上公開的其它示 例性實施例相同。利用閃速存儲器陣列130的專用的建立數據區535 來存儲建立數據(例如，WL〈x〉或Lo叩〈y〉)，在圖17中已經實現了 圖2的建立數據貯存單元160的建立數據貯存功能。圖18是分別用在圖2的存儲器件100、圖6的存儲器件200、圖 10的存儲器件300、圖13的存儲器件400或圖17的存儲器件500的 可選實施例中的集成電路中形成的電荷捕獲型NAND單元單位131-2 的剖視圖。示例性的存儲器件包括形成在電介質層上方的多晶矽("多晶矽"， poly-Si)柵10、 20、 30、 40和50，其中，電介質層包括夾在氧化矽層 620和640之間的氮化矽層630，這被稱作SONOS (矽-氧化物-氮-氧 化物-半導體)。電荷貯存介質可以包括阻擋絕緣層620、電荷貯存層 630和隧穿絕緣層640。通過引用合併於此的美國專利第6,85,8906號、 第7,253,467號和第20060180851號描述了該種電荷lt存介質。浮動捕獲型非易失性存儲器件利用用於存儲操作的諸如氮化矽層 630中出現的捕獲電平的捕獲電平(trap level)。當正電壓施加在柵電 極(例如，10)上時，電子隧穿穿過隧穿絕緣層640，以被捕獲在電荷 貯存層630中。隨著電子積累在電荷貯存層630中，存儲器單元晶體 管的閾值電壓增大，並且存儲器件被編程。因此，單元存儲器件的閾 值電壓減小，並且存儲器件變成被擦除。圖19是包括根據上述的本發明的至少一個實施例的閃速存儲器 件720 (例如100、 700、 300、 400、 500) 的存儲卡的框圖。存儲卡 700連接到主機(Host)並從主機接收基於小塊的邏輯地址(small block based logical address)和用戶數據。存儲卡700包括主機接口 713、存 儲器控制器/接口 715、閃速存儲器件720、微處理器(CPU) 712、隨機存取存儲器RAM711、以及誤差檢査和校正(ECC)單元714。主機 接口 713從主機接收信號，並將接收到的信號通過總線傳輸到存儲卡 700的預定的組件。閃速存儲器件720包括多個存儲塊，每個存儲塊包 括共享控制線(例如，字線WLo、 SSL和GSL)的多個NAND單元 單位131。存儲器控制器/接口 715響應於來自主機的控制命令來控制 主機和存儲器件720中的NAND存儲器單元電晶體之間的數據流動。 當存儲卡700被驅動時，RAM711暫時存儲數據。主機的示例包括個人計算機、文件伺服器、外圍裝置、無線裝置、 數位相機、個人數字助理(PDA) 、 MP3音頻播放器、MPEG視頻播 放器和錄音機。可移動的存儲卡典型地具有擁有預定的形式因素和接 口的殼體，例如SD (安全數碼卡)、MS (記憶棒)、CF (緊湊式閃 存卡)、SMC (智能媒體卡)、MMC (多媒體卡)或XD (XD-圖卡)、 PCMCIA、 CardBus、 IDE、 EIDE、 SATA、 SCSI、例如USB快閃記憶體驅動 的通用串行總線等。圖20是包括具有根據上述的本發明的至少一個實施例的閃速存 儲器件812 (例如100、 200、 300、 400、 500)的閃速存儲器系統810 的計算機系統800的框圖。閃速存儲器件812耦合到存儲器控制器811， 用於對閃速存儲器件812中的閃速存儲器電晶體陣列(例如，參見圖2 中的130)進行存取。與存儲器控制器811耦合的閃速存儲器件812形 成了計算機系統800的一部分。計算機系統800的示例包括個人計算 機、外圍裝置、無線裝置、數位相機、個人數字助理(PDA) 、 MP3 音頻播放器、MPEG視頻播放器、數碼錄音機和數碼錄影機。閃速存 儲器系統810可以是基於存儲卡的硬驅動、固態驅動器(SSD)、混合 (SSD/磁)盤、相機圖像處理器(CIS)、應用晶片組(application chipset) 或者與CPU 820集成的記憶核心(memory core)。固態驅動器(SSD) 是典型地仿效傳統的硬碟驅動器(HDD)的數據貯存裝置，因此容易 在多數應用中替代HDD。與HDD的旋轉盤介質相比，SSD利用固態 的NAND閃速存儲器件來存儲數據。沒有採用移動部件，SSD很大程度上消除了與傳統的HDD相關聯的尋道時間、等待時間(latency)和 其它電機延遲和故障。圖20的閃速存儲器系統800的存儲器件812通過存儲器控制器 811從系統總線860接收經過控制線的控制信號，以控制對存儲器件 812中的存儲器電晶體陣列130的存取。對存儲器件812中的存儲器晶 體管陣列130的存取指向利用集成的外圍電路並通過存儲器件812中 的字線WL和位線BL的一個或多個的目標存儲器單元電晶體 MCo。一旦響應於控制信號和地址信號對存儲器單元電晶體陣列進行 存取，通過存儲器件812中的集成的外圍電路，將數據寫入存儲器晶 體管或者從存儲器電晶體讀取數據。圖20的計算機系統800中的存儲器件812，和圖19的存儲卡700 中的存儲器件720可以以各種封裝類型安裝，其中，各種封裝類型包 括球柵陣列(BGA)、晶片級封裝(CSP)、塑料有引線晶片載體(PLCC)、 塑料雙列直插式封裝(PDIP)、多晶片封裝(MCP)、晶圓級構造封 裝(WFP)、晶圓級堆疊封裝(WSP)。要注意的是，在上述的示例性實施例中和以下的權利要求中，n 和m是在製造閃速存儲器件的設計階段確定的固定整數，並且i、 x、 j 和y是正整數變量。另外，在上述的時序圖中，所敘述的諸如電壓電 平的參數可以不按比例繪製。由此已經描述了本發明的示例性實施例，應理解的是，由於在不 脫離下文要求的本發明的精神或範圍的情況下其許多明顯的變化是可 能的，因此由所附的權利要求限定的本發明將不受以上描述中闡述的 特定細節的限制。
權利要求
1.一種對快閃記憶體單元單位進行編程的方法，其中，所述快閃記憶體單元單位具有與由串選擇線SSL控制的串選擇電晶體SST連接的n個存儲器單元電晶體MC至MC，所述n個存儲器單元電晶體MC至MC分別由n個字線WL至WL控制，所述方法包括向所述串選擇線SSL施加第一預定電壓Vcc；以及向所述SSL施加第二預定電壓(Vcc-α或者Vcc+α)，同時向所選擇的字線WL施加編程電壓Vpgm，以減小至少多個存儲器單元電晶體的溝道電勢。
2. 如權利要求l所述的方法，還包括在向所述SSL施加所述第二預定電壓(Vcc-a或者Vcc+a)之前， 向前面的字線WLO施加所述編程電壓Vpgm，以減小存儲器單元晶體 管MCXi'〉至MC〈n-l〉的局部溝道電勢，其中，0^i<x且i'^ x。
3. 如權利要求2所述的方法，其中，所述所選擇的字線WL<i'〉 比前面的字線WLO更靠近所述串選擇線SSL。
4. 如權利要求l所述的方法，其中，a在大約0.1伏至大約3.0伏 之間，Vcc在大約2.5伏至大約3.5伏之間，並且Vpgm在大約15伏至 大約25伏之間。
5. 如權利要求l所述的方法，其中，所述第二預定電壓是Vcc+a 或Vcc-a中的一個。
6. 如權利要求l所述的方法，還包括在從所述第二所選擇的字線 WLO撤掉所述編程電壓之前，從所述SSL撤掉所述第二預定電壓 Vcc-(Xo
7. 如權利要求2所述的方法，還包括向存儲器單元電晶體MC〈i+l〉至MCXn-l〉施加通過電壓Vpass， 同時向所述前面的字線WLO施加所述編程電壓Vpgm，其中， Vpgm>Vpass>0;以及在不同的時間，向所述存儲器單元電晶體MCXi'+l〉至MCXn-l〉施加所述通過電 壓Vpass，同時向所述所選擇的字線WLO施加所述編程電壓Vpgm。
8. 如權利要求2所述的方法，其中，所述x的值已經被存儲為包 括所述快閃記憶體單元單位的閃速存儲器件中的建立數據。
9. 如權利要求l所述的方法，還包括向所述SSL和與所述SSL連接的位線BL施加所述第二預定電壓 Vcc-a，同時將所述所選擇的字線WL〈i'〉編程，以減小存儲器單元晶體 管MC〈i'〉至MCXn-l〉的溝道電勢，其中，i'2 x。
10. —種對快閃記憶體單元單位進行編程的方法，其中，所述快閃記憶體單元 單位具有與由串選擇線SSL控制的串選擇電晶體SST連接的n個存儲 器單元電晶體MCXO至MC，和與所述SST連接的位線BL，所 述n個存儲器單元電晶體MCXO至MC〈n-l〉分別由n個字線WL 至WIXn-l〉控制，所述方法包括在時間t，向所述位線BL施加第一預定電壓Vcc，同時對第一所 選擇的字線WL〈i〉上的第一所選擇的存儲器單元電晶體MCO進行編 程，其中，0^i<x;以及在不同的時間t'，向所述位線BL施加第二預定電壓Vcc-a，同時對第二所選擇的字 線WLO上的第二所選擇的存儲器單元電晶體MCXi'〉進行編程，以減 小存儲器單元電晶體MCO至MCXn-l〉的溝道電勢，其中，i'上x。
11. 如權利要求IO所述的方法，還包括向所述位線BL施加所述第一預定電壓Vcc，同時向所述第一所選 擇的字線WLO上的所述第一所選擇的存儲器單元電晶體MC〈i〉應用步增脈衝編程(ISPP);以及在不同的時間，對所述ISPP循環進行計數，同時對所述第二所選擇的字線WL<i'〉上的所述第二所選擇的存儲器單元電晶體MC〈i'〉進行ISPP編程；以及在所述ISPP循環計數j大於或等於y時，向所述位線BL施加所 述第二預定的電壓Vcc-a。
12. 如權利要求11所述的方法，還包括，其中，所述y的值已經 被存儲為包括所述快閃記憶體單元單位的閃速存儲器件中的建立數據。
13. —種對快閃記憶體單元單位進行編程的方法，其中，所述快閃記憶體單元 單位具有與由串選擇線SSL控制的串選擇電晶體SST連接的n個存儲 器單元電晶體MCO至MC，所述n個存儲器單元電晶體MC 至MCXn-l〉分別由n個字線WLO至WL〈n-l〉控制，所述方法包括向未被選擇的字線WL〈+1〉至WL〈n-l〉施加通過電壓Vpass，同 時向第一所選擇的字線WL〈i〉施加編程電壓Vpgm，其中，0^i0;以及此後 向所述未被選擇的字線WL至WlXn-l〉中的三個的每個施 加不同的第一通過電壓Vpassl、第二通過電壓Vpass2和第三通過電壓 Vpass3中的一個，同時向第二所選擇的字線WLO施加所述編程電壓 Vpgm，以減小多個存儲器單元電晶體MC至M(Xn-l〉的溝道電 勢，其中，i'^x。
14. 如權利要求13所述的方法，其中，所述第二所選擇的字線 WLO比所述第一所選擇的字線WLO更靠近所述串選擇線SSL。
15. 如權利要求13所述的方法，其中，Vpassl < Vpass，和Vpass3， 並且將Vpassl施加到WL且Vpass3施加到WL。
16. 如權利要求13所述的方法，其中，Vpassl施加到WL且 Vpass3施加到WL<i'+l〉。
17. 如權利要求13所述的方法，其中， Vpass施力口至lj WL, WL<i+2禾口 WL, Vpassl施加到WL，並且Vpass3施加到WL。
18. —種閃速存儲器件，包括存儲塊，所述存儲塊包括共享n個字線WLO和串選擇線SSL的 m個單元單位，所述每個單元單位包括由所述SSL控制並連接到n個 存儲器電晶體的串選擇電晶體SST，其中，所述n個存儲器電晶體分 別由所述n個字線WLo來控制；以及外圍電路，所述外圍電路適於向所述串選擇線SSL施加第一預定 電壓Vcc，同時對由第一所選擇的字線WLO控制的所述m個存儲器 電晶體進行編程，並且此後，向所述串選擇線SSL施加第二預定電壓 Vcc土a，同時對由第二所選擇的字線WL〈'〉控制的所述m個存儲器晶 體管進行編程，其中，所述第二所選擇的字線WLO比所述第一所選 擇的字線WLO更靠近所述串選擇線SSL。
19. 如權利要求18所述的器件，其中，所述存儲器單元電晶體中 的每個具有控制柵和浮柵。
20. 如權利要求18所述的器件，其中，所述m個單元單位被連接 作為NAND閃速存儲器件。
21. —種用於計算機系統的固態存儲器模塊，所述模塊包括 殼體；接口連接器，所述接口連接器在所述殼體上； 閃速存儲器控制器，所述閃速存儲器控制器位於所述殼體內； 權利要求18所述的閃速存儲器件，權利要求18所述的閃速存儲 器件位於所述殼體內並電連接到所述接口連接器，在集成電路中的所述多個存儲器晶體型電晶體被布置成用於數據貯存的陣列並由所述閃 速存儲器控制器控制。
22. 如權利要求21所述的固態存儲器模塊，其中，所述接口連接 器是包括IDE管腳接口和電源連接器的IDE接口連接器。
23. 如權利要求21所述的固態存儲器模塊，其中，所述殼體具有 SD卡的形式因素，並且所述接口連接器具有多電接觸焊盤。
24. 如權利要求21所述的固態存儲器模塊，其中，所述殼體具有 從由MS (記憶棒)、CF (緊湊式快閃記憶體)、SMC (智能媒體卡)、MMC(多媒體卡)、SD (安全數碼卡)或XD (XD-圖卡)組成的組中選擇 的形式因素。
25. —種包括權利要求21所述的固態存儲器模塊的計算機系統。
26. 如權利要求25所述的計算機系統，其中，所述計算機系統是 個人計算機(PC)、個人數字助理(PDA) 、 MP3播放器、數碼錄音 機、筆型計算機、數位相機、或錄影機中的一個。
27. —種閃速存儲器件，包括存儲塊，所述存儲塊包括共享n個字線WLo和串選擇線SSL的 m個單元單位，所述每個單元單位包括由所述SSL控制並連接到位線 BL和n個存儲器電晶體的串選擇電晶體(SST)，其中，所述n個存 儲器電晶體分別由所述n個字線WL來控制；頁緩衝電路，所述頁緩衝電路適於向所述位線BL施加第一預 定電壓Vcc，同時對由第一所選擇的字線WLO控制的所述m個存儲 器電晶體進行編程，並且此後，向所述位線BLo施加預定的減小的電 壓Vcc-a，同時對由第二所選擇的字線WL〈i、控制的所述m個存儲器 電晶體進行編程，其中，所述第二所選擇的字線WL〈i'〉比所述第一所選擇的字線WLO更靠近所述串選擇線SSL。
28. 如權利要求27所述的閃速存儲器件，還包括外圍電路，所述 外圍電路包括頁緩衝電路，並適於向所述串選擇線(SSL)施加所述第 一預定電壓Vcc，同時對由所述第一所選擇的字線WLO控制的所述m 個存儲器電晶體進行編程，並且此後，向所述串選擇線(SSL)施加所 述預定的減小的電壓Vcc-a，同時對由所述第二所選擇的字線WL<i'〉 控制的所述m個存儲器電晶體進行編程。
29. 如權利要求27所述的閃速存儲器件，其中，所述外圍電路還 包括用於對ISPP應用計數的步增脈衝編程(ISPP)循環計數器，並且 所述外圍電路只在所述ISPP循環計數j不小於預定的值y時，向所述 位線BLo施加所述預定的減小的電壓Vcc-a，同時對由所述第二所選 擇的字線WL< 〉控制的所述m個存儲器電晶體進行編程。
30. —種閃速存儲器件，包括存儲塊，所述存儲塊包括共享n個字線WLo和串選擇線(SSL) 的m個單元單位，所述每個單元單位包括由所述SSL控制並連接到n 個存儲器電晶體的串選擇電晶體(SST)，其中，所述n個存儲器晶體 管分別由所述n個字線WL來控制；外圍電路，所述外圍電路適於向第一多個未被選擇的字線WL 至WlXi-3〉中的每個施加第一預定通過電壓Vpass(l)，同時向所選擇的 字線WLO施加高於Vpass(l)的編程電壓Vpgm，並適於同時地向第二 多個未被選擇的字線WL至WL〈n-l〉施加第二預定通過電壓 Vpass(2)和第三預定通過電壓Vpass(3)，其中，所述第二多個未被選擇 的字線比所述第一多個未被選擇的字線更靠近所述串選擇線(SSL)， 其中，所述第二預定通過電壓Vpass(2)小於所述第一預定通過電壓 Vpass(l)，並且所述第一預定通過電壓Vpass(l)小於所述第三預定通過 電壓Vpass(3)。
31. 如權利要求30所述的閃速存儲器件，其中，向WL〈n-2〉施加 Vpass(2)，向WL〈n-l〉施加Vpass(3)，以及其中，Vpass(2)小於Vpass(3)， Vpass(3)小於所述編程電壓Vpgm。
32. 如權利要求30所述的閃速存儲器件，其中，向WL〈n-2〉施加 Vpass(3)，向WL〈n-l〉施加Vpass(2)，以及其中，Vpass(2)小於Vpass(3)， Vpass(3)小於所述編程電壓Vpgm。
33. 如權利要求30所述的器件，其中，所述存儲器單元電晶體中 的每個具有控制柵和浮柵。
34. 如權利要求30所述的器件，其中，所述m個單元單位被連接 作為NAND閃速存儲器件。
35. 如權利要求34所述的器件，其中，所述每個NAND單元單位 還包括串聯連接到所述n個存儲器單元的接地選擇電晶體(GST)。
全文摘要
本發明提供了一種閃速存儲器件及其操作方法，該閃速存儲器件包括NAND單元單位的塊，塊中的每個NAND單元單位包括由n個字線控制的n個存儲器單元電晶體MC，並且串聯連接在與位線連接的串選擇電晶體SST和接地選擇電晶體GST之間。在向所選擇的字線WL施加編程電壓Vpgm的同時，向更靠近接地選擇電晶體GST的附近的未被選擇的字線施加截止電壓Vss，以將第一局部溝道Ch1與第二局部溝道Ch2隔離。隨著所選擇的字線WL的位置i增大而靠近SST，第二溝道電勢Vch2趨於過度增大，這導致了誤差。通過只在所選擇的字線WL的位置i等於或大於預定(存儲的)位置編號x時，更改施加到串選擇線(SSL)和/或位線(BL)的電壓、或者施加到未被選擇的字線(WL至WL)的通過電壓Vpass，來防止Vch2的過度增大。如果執行步增脈衝編程(ISPP)，則僅在ISPP循環計數j等於或大於預定(存儲的)臨界循環數量y時更改所施加的電壓。
文檔編號G11C16/06GK101567213SQ20091013355
公開日2009年10月28日 申請日期2009年4月14日 優先權日2008年4月14日
發明者吳東妍, 宋在爀, 李雲京, 李昌燮 申請人:三星電子株式會社