用於半導體結構的電連接的形成方法

2023-05-06 04:04:51

專利名稱：用於半導體結構的電連接的形成方法
技術領域：
本發明涉及形成用於半導體結構的電連接的方法。在具體方面，本發明涉及形成源/漏區的電連接的方法，和形成互補金屬氧化物半導體結構的方法。
背景技術：
電互連用於許多半導體器件和組件。互連可以用於，例如，電連接p型金屬氧化物半導體(PMOS)場效應電晶體或者n型金屬氧化物半導體(NMOS)場效應電晶體中任一個的源/漏區。電連接也可以用於互補型金屬氧化物半導體(CMOS)結構中PMOS電晶體器件與NMOS電晶體器件的連結。利用CMOS結構的示範器件是CMOS反相器和各種靜態隨機存取存儲器(SRAM)結構。
半導體器件工藝的持續目標是提高集成度、簡化工藝過程、和降低成本。希望產生新的方法，用於形成向一個或多個這種持續目標前進的電互連。
在這裡描述的發明方面特別用於形成與場效應電晶體有關的源/漏區的電互連。然而，可以理解儘管在這裡主要針對該應用描述本發明，但本發明也可以用在其它的半導體製造應用中，這是本領域的普通技術人員所能夠認識到的。

發明內容
在一個方面，本發明包含形成用於半導體結構的電連接的方法。提供半導體襯底。該襯底具有在其上方的導電線，並且其中具有與該導電線相鄰的至少一個擴散區。該線沿著第一軸延伸。在該至少一個擴散區上方形成圖案化的蝕刻停止層。該圖案化蝕刻停止層具有貫穿其的多個開口。至少一些開口順著沿著基本上與第一軸平行的軸延伸的行，並且直接在所述擴散區上方。在圖案化的蝕刻停止層上形成電絕緣材料。對該電絕緣材料進行蝕刻，該蝕刻形成貫穿該電絕緣材料到圖案化蝕刻停止層的溝槽，並且該蝕刻還向擴散區延伸兩個或更多開口。所述溝槽的至少一部分直接在這些開口上方。在所述開口內和所述溝槽內形成導電材料。該導電材料與擴散區電連接。
在一個方面，本發明包含形成多個源/漏區的電連接的方法。提供半導體襯底，並且在襯底上方提供電晶體柵極線。電晶體柵極線具有一對相對側。多個源/漏擴散區提供在襯底內並沿著電晶體柵極線的至少一側。在源/漏擴散區上方形成第一電絕緣材料。在第一電絕緣材料上方形成圖案化蝕刻停止層。該圖案化的蝕刻停止層具有許多穿過其延伸的開口，至少一些所述開口直接在至少一些源/漏擴散區上方。在圖案化的蝕刻停止層上方形成第二電絕緣材料。蝕刻第一和第二電絕緣材料以形成貫穿第二電絕緣材料到達圖案化的蝕刻停止層的溝槽，並延伸圖案化的蝕刻停止層內的一些開口到第一電絕緣材料中。至少一部分所述溝槽直接在開口上方。在開口內和在溝槽內形成導電材料。該導電材料與源/漏擴散區電連接。
在一個方面，本發明包含形成CMOS結構的方法。提供半導體襯底。該襯底包含具有限定在其中的NMOS區和PMOS區的半導體基底、在NMOS區上方的第一導電線和在PMOS區上方的第二導電線、在基底內並沿著第一導電線的一側的多個NMOS源/漏擴散區、在基底內並沿著第二導電線一側的多個PMOS源/漏擴散區。在NMOS和PMOS源/漏區上方形成圖案化的蝕刻停止層。該圖案化的蝕刻停止層具有多個穿過其延伸的開口。第一組開口與NMOS源/漏擴散區一一對應，第二組開口與PMOS源/漏擴散區一一對應。在圖案化的蝕刻停止層上形成電絕緣材料。使用蝕刻工藝形成穿過電絕緣材料延伸到圖案化的蝕刻停止層的溝槽並分別延伸第一和第二組開口到至少緊鄰NMOS源/漏擴散區和PMOS源/漏擴散區。該溝槽具有直接在第一組開口上方的第一部分和直接在第二組開口上方的第二部分。在第一和第二組開口內和在溝槽內形成導電材料。該導電材料與PMOS和NMOS源/漏擴散區電連接。


在下文參照以下的附圖描述本發明的優選實施例。
圖1-3是在本發明的一個示範方面的初步處理階段的半導體晶片片段的示意圖。圖1是圖解頂視圖，圖2和3是分別沿圖1的線2-2和3-3的圖解剖面圖。另外，沿著圖3的線2-2顯示圖2的橫截面，沿圖3的線2-2顯示圖2的橫截面。
圖4-6是分別顯示在圖1-3之後的工藝階段的圖1-3的片段的視圖。圖5和6是分別沿著圖4的線5-5和6-6的視圖。此外，圖6的橫截面是沿著圖5的線6-6，圖5的橫截面是沿著圖6的線5-5。
圖7-9是分別顯示在圖4-6之後的工藝階段的圖1-3的片段的視圖。圖8和9的截面分別沿圖7的線8-8和9-9。此外，圖9的橫截面沿著圖8的線9-9，圖8的橫截面沿著圖9的線8-8。
圖10-12是分別顯示在圖7-9之後的工藝階段的圖1-3的片段的視圖。圖11和12的截面沿著圖10的線11-11和12-12。此外，圖12的橫截面沿著圖11的線12-12，圖11的橫截面沿著圖12的線11-11。
圖13-15是分別顯示在圖10-12之後的工藝階段的圖1-3的片段的視圖。圖14和15的截面沿著圖13的線14-14和15-15。此外，圖15的橫截面沿著圖14的線15-15，圖14的橫截面沿著圖15的線14-14。
圖16和17是在根據本發明的第二方面的初步處理階段的半導體晶片片段的片段示意圖。圖16是頂視圖，圖17是沿著圖16的線17-17的剖視圖。
圖18和19是分別顯示在圖16和17之後的工藝階段的圖16和17的片段的視圖。圖19的橫截面沿著圖18的線19-19。
圖20和21是分別顯示在圖18和19之後的工藝階段的圖16和17的片段的視圖。圖21的橫截面沿著圖20的線21-21。
圖22和23是分別顯示在圖20和21之後的工藝階段的圖16和17的片段的視圖。圖23的橫截面沿著圖22的線23-23。
圖24和25是分別顯示在圖22和23之後的工藝階段的圖16和17的片段的視圖。圖25的橫截面沿著圖24的線25-25。
圖26和27是分別顯示在圖24和25之後的工藝階段的圖16和17的片段的視圖。圖27的橫截面沿著圖26的線27-27。
圖28和29是分別顯示在圖26和27之後的工藝階段的圖16和17的片段的視圖。圖29的橫截面沿著圖28的線29-29。
圖30是在圖29之後的處理階段的圖17的晶片片段的視圖。
圖31是現有技術SRAM單元的圖解示意圖。
圖32是顯示替換參照圖20-30的描述的、根據本發明一個方面在圖19之後的處理階段的圖16的晶片片段的剖視圖。
圖33是顯示替換參照圖4的描述的、根據本發明的一個方面在類似於圖4的處理階段半導體晶片片段的頂視圖。
具體實施例方式
本發明包括可利用溝槽蝕刻連接(即，導電互連)有源區的方法。有源區可以沿著彼此相同的導電線，或者沿著不同的導電線。參照圖1-15描述本發明的一方面，其中沿著共同導電線的有源區彼此連接。參照圖16-30、32描述這樣的方面，其中與不同導電線相關聯的有源區彼此連接。
起初參照圖1-3，示出了在本發明示範性第一方面的初步處理階段時的半導體晶片片段10。圖1顯示晶片片段10，該晶片片段10包含其上具有導電線14的半導體基底12。導電線14具有顯示為終止在T字形18的水平延伸線性部分16。線性部分16沿著軸19延伸。在下述的討論可以將軸19稱為第一軸，以將軸19與下面論述的其它軸區分開。
有源區20圍繞線14的線性部分16延伸。用線21界定有源區20的邊界。在所示的本發明的方面中，有源區20具有長方形或者盒狀形狀。有源區與線14相鄰地延伸，並也在線14下的基底12內。
圖2和3分別示出沿著圖1的線2-2和3-3的截面。圖2顯示線14包含下電絕緣區22、中間導電區24、和上電絕緣區26。
電絕緣區22可以包含任何適當的電絕緣材料，在具體方面，將包含二氧化矽、氮化氧化物(nitrided oxide)或者高k介電材料，主要由或者由二氧化矽、氮化氧化物或者高k介電材料組成。
導電區24可以包含任何適當的導電材料，在具體方面，將包含金屬(例如，鎢)、金屬化合物(例如，氮化鎢和/或氮化鈦)、和導電摻雜的半導體材料(例如導電摻雜的多晶矽和/或導電摻雜的非晶矽)中的一種或多種，主要由或者由金屬(例如，鎢)、金屬化合物(例如，氮化鎢和/或氮化鈦)、和導電摻雜的半導體材料(例如導電摻雜的多晶矽和/或導電摻雜的非晶矽)中的一種或多種組成。在某些方面，導電材料24可以由下部和上部組成，其中下部由導電摻雜的多晶矽組成，上部由鎢、或者導電矽化物組成，所述矽化物為例如矽化鎢、矽化鈷、矽化鎳、矽化鈦和矽化鉭中的一種或多種。
上絕緣區26可以包含任何適當的絕緣材料，在具體方面，包含氮化矽和二氧化矽中的一種或兩種，主要由氮化矽和二氧化矽中的一種或兩種組成，或者由氮化矽和二氧化矽中的一種或兩種組成。
線14稱為導電線，雖然，如所示，該線除導電材料外還可包含絕緣材料。
線14具有一對相對的橫向側壁15和17。沿著相對的側壁形成隔離物28。隔離物28可以包含各向異性蝕刻的電絕緣材料。該電絕緣材料可以包含任何適當的材料，包括例如這樣的材料，其包含氮化矽和二氧化矽之一或兩者，主要由氮化矽和二氧化矽之一或兩者組成，或者由氮化矽和二氧化矽之一或兩者組成。為了簡化圖示，在圖1的圖示中沒有顯示絕緣隔離物28。
圖2顯示延伸到半導體基底12中的導電摻雜擴散區30和32。區30和32可以包含n型摻雜區或者p型摻雜區，正如本領域的普通技術人員所理解的。擴散區30和32與導電線14相鄰，並彼此相對地在導電線的相對側。溝道區35在線14之下並且在源/漏區30和32之間延伸。源/漏區和溝道區一起包含在有源區20中。在圖2的橫截面中，導電線14可以被認為是包含場效應電晶體柵極，配置這種柵極以導通或者截止溝道，因而互連或者斷開源/漏區30和32。
圖3顯示擴散區32可以是沿著導電線14形成的幾個擴散區中的一個。具體地說，圖3顯示多個延伸到基底12中的隔離區34，除區32之外還顯示多個擴散區40、42和44，區40、42、32和44通過隔離區34互相電隔離。隔離區34可以包含任何適當的結構，包括，例如，淺溝槽隔離結構。如果隔離結構34包含淺溝槽隔離結構，則該結構例如可以包含二氧化矽，主要由例如二氧化矽組成，或者由二氧化矽組成。
擴散區40、42，、32和44沿著軸19延伸，比較圖1和3可以看出。注意在圖3的視圖中可以看見導電線14，其在圖3的橫截面的平面的後面。然而，為了簡化製圖，並且強調圖3的橫截面沿著與線14的平面不同的平面，在圖3中沒有顯示導電線14。
擴散區40、42、32和44每一個可以認為是與由線14組成的電晶體器件相關的分離的源/漏區，圖2顯示包含源/漏區32的示範性電晶體器件。
可以通過向基底12的半導體材料注入適當的導電性增強的摻雜劑，形成擴散區40、42、32和44。基底12可以包含任何適當的半導體材料，包括例如用適當摻雜劑(p型或者n型摻雜劑)輕微背景摻雜的單晶矽。在本發明的論述和權利要求中可將基底12稱為半導體襯底。但是可以理解術語「襯底」足夠寬以包含與基底12結合、或者替換基底12的其它結構。為了幫助解釋下述的權利要求，將術語「半導電襯底」和「半導體襯底」定義為表示包含半導電材料的任何結構，所述半導電材料包括但不限於諸如半導電晶片的體半導電材料(或者單獨，或者在其上包含其它材料的組件中)、和半導電材料層(或者單獨，或者在其上包含其它材料的組件中)。術語「襯底」表示任何支撐結構，包括但不限於上述半導電襯底。
參照圖4-6，電絕緣材料50形成在基底12上，具體而言，在擴散區30、32、40、42和44上。絕緣材料50可以包含任何適當的材料，在具體方面，包含摻雜或者未摻雜的氧化矽，示例性材料有硼磷矽酸鹽玻璃(BPSG)和旋塗電介質(SOD)。因此，在一些具體方面，絕緣材料50可以包含BPSG和/或SOD，主要由BPSG和/或SOD組成，或者由BPSG和/或SOD組成。
在絕緣材料50上形成圖案化的層52。圖案化的層52一般包含可以相對於其選擇性蝕刻絕緣材料50的材料。換句話說，材料52包含在特定條件下比材料50蝕刻更慢的材料。在本發明的示範方面，材料52可以包含鋁、矽、氧和氮中的一種或多種，主要由鋁、矽、氧和氮中的一種或多種組成，或者由鋁、矽、氧和氮中的一種或多種組成。例如，材料52可以包含氧化鋁、二氧化矽、氮化矽和氮氧化矽中的一種或多種，主要由或者由氧化鋁、二氧化矽、氮化矽和氮氧化矽中的一種或多種組成。在上述方面，材料50可以由能夠相對材料52選擇性地被蝕刻的摻雜氧化物(例如BPSG)組成。具體地說，相對於氧化鋁、氮化矽、氮氧化矽、和/或未摻雜的二氧化矽選擇性地蝕刻摻雜氧化矽的蝕刻條件，是本領域的普通技術人員熟知的。使用術語″未摻雜″區分摻雜的氧化矽(例如BPSG)和缺少硼和/或磷和/或其它雜質的二氧化矽材料。未摻雜的氧化物可以是完全未摻雜(即，可以不包含可測量到的摻雜劑)，或者僅僅是比摻雜的氧化矽更少地摻雜，使得摻雜的氧化矽的蝕刻速率比未摻雜的二氧化矽的蝕刻速率快。
層52顯示為具有基本上平坦的上表面。可以按照如下形成所顯示的結構。最初，在基底12上形成絕緣材料50。然後平坦化(使用例如化學機械拋光)材料50的上表面。其後，在材料50的平坦化上表面上保形地形成層52。
圖案化的層52貫穿其的開口54，這些開口直接位於沿線14的擴散區(例如，擴散區30、32、40、42和44)上方。可以利用任何適當的方法將層52形成為所示的圖案。示例性方法是光刻工藝。具體地說，最初在層50上形成未圖案化的層52，其後通過在層52上利用光刻工藝形成光致抗蝕劑掩膜以限定開口的位置、用層52的適當蝕刻在所需位置中蝕刻開口、然後除去光致抗蝕劑掩膜，可以在層52中形成具有開口的所示圖形。
如圖所示，沿著線14的水平延伸線性部分16的兩側形成開口54。具體地說，在該線的相對側中的每一側上顯示四個開口。沿著該線的一側的四個開口沿著一行，該行沿著基本上與線14的線性部分16的軸19平行的軸延伸。術語″基本上平行″用來表示，在特定工藝的處理和測量容差內所指的兩個軸彼此甲行，這包括，但是不局限於這些軸剛好彼此平行的情況。儘管顯示了在線的相對側形成四個開口，但是可以理解可以用單個長開口(即，槽或者溝槽)替換每一組開口。因而，可以用在線的相對側的一對細長槽替換在線的相對側的兩個四個開口的組。在圖33中顯示發明的這種情形，所述細長槽標記為55。
圖4顯示覆蓋除窗口54外的片段10的整個頂面的材料52。在圖4的部分剖視圖中，顯示了導電線14和有源區20以指示這種結構埋在層52之下。
然後參照圖7-9，在圖案化的層52和絕緣材料50上形成絕緣材料60。可以分別將絕緣材料50和60稱為第一電絕緣材料和第二電絕緣材料以區分彼此的材料。第一和第二電絕緣材料50和60可以包含彼此不同的成分，或者彼此相同的成分。在特定情況下，絕緣材料50和60都包含摻雜的氧化矽。在一些方面，絕緣材料50和60都可以主要由相同的摻雜氧化矽(例如BPSG)組成，或者由相同的摻雜氧化矽(例如BPSG)組成。
參照圖10-12，使用蝕刻在絕緣材料60內形成溝槽62和64。蝕刻還將開口54延伸到基底12的上表面，由此到達擴散區30、32、40、42和44，所顯示的溝槽62和64具有直接在開口54上方的部分，並且這些部分沿著基本上與導電線14的軸19平行的軸延伸。這些溝槽可以具有在除基本上與軸19平行之外的其它方向上延伸的其它部分(在圖10中未顯示)。無論如何，在本發明的一般方面，溝槽的至少一些部分是線形的並沿著基本上平行於導電線14的軸19的軸延伸。分別將溝槽62和64沿著其延伸的軸稱為第二軸和第三軸，以將上述軸與導電線14沿著其延伸的第一軸區分開。
儘管顯示了溝槽62和64的外圍完全圍繞開孔54延伸，但是可以理解本發明包含其它方面，其中開口54不被溝槽62和64的外圍包圍。
相對於材料52，用於形成溝槽62和64的蝕刻是對材料60有選擇性的。換句話說，該蝕刻除去材料60比除去材料52快。在一些方面，該蝕刻可以是相對於材料52對材料60具有高選擇性，因此即使通過該蝕刻除去材料60的大部分，也基本上不除去材料52。
在材料60和50是彼此相同的成分的應用中，可用於形成溝槽62和64的蝕刻條件與用於貫穿材料50形成開口54的相同。如果材料60和50與彼此不同，則用於形成溝槽62和64和其後延伸開口54的蝕刻可以包含，在溝槽(62和64)的形成和在材料50中延伸開口(54)之間，蝕刻條件的改變。
在本發明的一些方面可以將材料52稱為″蝕刻停止層″，以表示貫穿絕緣材料60的蝕刻基本上在層52停止。換句話說，術語″蝕刻停止層″表示，絕緣材料60的蝕刻相對於材料52對材料60具有選擇性。術語″蝕刻停止層″包括，但不局限於這樣的應用，其中對材料60的蝕刻在材料52完全停止(即，相對於材料52，對材料60的蝕刻具有100％選擇性的應用)。因此，術語″蝕刻停止層″可以理解成，包含其中材料60的除去相對於材料52是有選擇性的任何應用，包括但不限於，其中材料52的蝕刻速率遠低於材料60的蝕刻速率的應用。
儘管顯示開口54延伸至基底12的上表面，但可以理解，在其它的方面，開口可以向基底12的上表面延伸但不完全延伸到上述上表面。作為替代，開口可以延伸成緊鄰基底12內的擴散區30、32、40、42和44，而不完全延伸到上述擴散區。將開口稱為延伸至「至少緊鄰」擴散區以表示，開口可以完全地延伸到擴散區，或者僅僅緊鄰擴散區。在本發明的一些方面，導電結構(例如，導電基座未顯示在圖1-12中)在擴散區上方。然後開口54延伸至該導電結構，或者至少足夠接近該導電結構，以便隨後通過形成在開口內的適當的材料形成到該導電結構的電連接。
在圖12中沒有顯示絕緣材料60，即使可在圖12的橫截面的平面後面看見該材料。為了簡化該附圖，和為了強調材料60沒有沿著圖12的橫截面的平面存在，沒有顯示材料60。
然後參照圖13-15，在溝槽62和64內，和在開口54內形成導電材料70。導電材料70與擴散區30、32、40、42和44電連接。導電材料70可以包含任何適當的材料，包括例如金屬、金屬化合物、和/或導電摻雜半導體材料，例如導電摻雜矽。在具體的方面，導電材料70包含金屬氮化物(例如，氮化鈦或者氮化鎢)的薄層，和鎢的厚層。使用金屬氮化物的薄層將所述厚層附著在溝槽62和64內，和在開口54內。
在本發明的所示方面，溝槽62內的導電材料與溝槽64內的材料電隔離，並且導電材料70包含與絕緣材料60共同的平坦化上表面74。可以例如如下所述形成所示結構，在溝槽和開口內和在絕緣材料60的上表面上沉積導電材料70，隨後單獨或者與材料60結合平坦化該導電材料，以從材料60的最上剩餘表面上除去導電材料並形成平坦化的上表面74。可以利用例如化學機械拋光實現該平坦化。
在圖1-15的本發明的方面，沿著導電線14的相對側形成多個分離的擴散區。這些分離的擴散區可對應於分離的電晶體器件的源/漏擴散區。因此，導電線14可對應於電晶體柵線，例如存儲器陣列的字線。該電晶體柵線可包含順序地沿著由軸19限定的行延伸的一系列電晶體柵極。圖3、6、9、12和15顯示的分離的擴散區在導電線14的相對側上將是對稱的，如圖2、5、8、11和14所示。可以將溝槽62視為第一溝槽，溝槽64視為橫過導電線14與溝槽62對稱的第二溝槽。如上所述針對溝槽62和直接在該溝槽下面的開口54實施的處理可與針對溝槽64和直接在它下面的開口54的處理同時進行。在本發明的一些方面，將溝槽62下面的開口54視為沿著導電線14的第一側的行中的第一組開口，並且將直接在溝槽64下的開口54視為沿著與線14的第一側相對的線14的第二側的行中的第二組開口。
儘管顯示在圖1-15的過程中，與多個擴散區一一對應地形成開口，可以理解，本發明包括兩個或更多開口與單個擴散區相關聯的其它方面。例如，在本發明的一些方面中，除去所示的隔離區34，使得擴散區40、42、32和44合併成沿著線14的一側延伸的單個連續擴散區。可以沿著線14的相對側形成另一個相似的擴散區。可以在所述單個連續的擴散區上形成沿著該線各側延伸的所示每一行開口54，以形成單個擴散區的多個接觸。
圖16-30說明本發明的第二方面。圖16和17顯示在第二方面的初步處理階段的半導體晶片片段100。晶片片段100包括具有基底102的襯底。適當的半導體材料基底是例如，用p型摻雜劑背景輕摻雜的單晶矽。
基底102具有限定在其中的NMOS區104和PMOS區106。NMOS區104包括北京p型摻雜劑(如圖17中的p-所示)，PMOS區106包括背景n型摻雜劑(顯示為圖17中的n-)。通常在半導體材料基底中形成n區作為n阱。
片段100還包括在NMOS區上方的第一導電線108、在PMOS區上方的第二導電線110、和在第一和第二導電線之間的第三導電線112。第一和第二導電線可對應於字線，因此可以包含一系列電晶體柵極。這些柵極將線的相對側上的源/漏區彼此互連。
有源區114圖解說明為圍繞線108的一部分的方塊，另一個有源區116圖解說明為圍繞線110的一部分的方塊。有源區114包括多個NMOS源/漏擴散區，有源區116包括多個PMOS源/漏擴散區。用標記各個NMOS源/漏區之間的分離的虛線135圖解說明NMOS源/漏區，用標記各個PMOS源/漏區之間的分離的虛線137圖解說明PMOS源/漏區。
導電線108包括一對相對側107和109。NMOS源/漏擴散區包括沿著線108的一側107的第一系列擴散區，和沿著線108的一側109的第二系列擴散區。第一和第二系列擴散區通過由線108形成的電晶體柵極彼此連接，與參照圖1-15論述的分離的源/漏區的互連相似。
導電線110包括一對相對側111和113。沿著111側形成第一系列PMOS源/漏擴散區，沿著113側形成第二系列PMOS源/漏擴散區。沿著111側的第一系列擴散區通過由線110構成的電晶體柵極與沿著113側的第二系列連接，與參照圖1-15論述的互連相似。
在圖16和17所示的片段中，線112沒有與其相關聯的源/漏區，而是存在延伸到其它電路的導電互連(未顯示)。
圖17顯示沿著圖16的橫截面17-17的示例性源/漏擴散區。具體地說，沿著線108的相對側顯示了NMOS源/漏擴散區132和134，沿著線110的相對側顯示了PMOS源/漏擴散區136和138。NMOS源/漏區包含適當的n型導電性增強摻雜劑，PMOS源/漏區包含適當的p型導電性增強摻雜劑。
線108、110和112顯示成包括與針對圖2的線14描述相似的結構。因此，線108、110和112包含下絕緣材料120和上絕緣材料124。這些線還包含在上下絕緣材料之間的導電材料，線108的導電材料標記為122，線110的導電材料標記為128，線112的導電材料標記為130。絕緣材料120和124可以分別包含與針對圖2的絕緣材料22和26論述的相同的材料。導電材料122、128和130可以包含與針對圖2的導電材料24描述的相同的導電材料，可以包含彼此相同的導電材料，或者可以包含彼此不同的材料。
圖17顯示與線108、110和112的側壁相鄰的側壁隔離物126。這些側壁隔離物可以包括與圖2的隔離物28相同的材料。在圖16中沒有顯示隔離物126以簡化製圖。
隔離區140在基底102內延伸。區140可對應於淺溝槽隔離區，因此可以包含二氧化矽，主要由二氧化矽組成，或者由二氧化矽組成。圖17的中間隔離區140將與線108相關聯的有源區(圖16的有源區114)和與線110相關聯的有源區(圖16的有源區116)電隔離。為了簡化製圖在圖16的頂視圖中沒有顯示隔離區140。
為了隨後的論述，可以將線108稱為第一導電線，將線110稱為第二導電線。將線108的107和109側分別稱為線108的第一和第二側；將111和113側分別稱為線110的第一和第二側。將沿著第一側107形成的NMOS源/漏區(例如，圖17的區134)稱為第一NMOS源/漏區，將沿著第二側109形成的NMOS源/漏區(例如，圖17的區132)稱為第二NMOS源/漏擴散區。將沿著線110的第一側111形成的PMOS源/漏擴散區(例如，圖17的擴散區136)稱為第一PMOS源/漏擴散區，將沿著線110的第二側113形成的PMOS源/漏擴散區(例如圖17的區138)稱為第二PMOS源/漏擴散區。
然後參照圖18和19，在基底100上形成絕緣材料150。絕緣材料150可以包含與針對圖5的絕緣材料50描述的同樣的成分。絕緣材料150示為包括與線108、110和112的絕緣材料124的上表面基本共面的平坦化上表面。這可以通過形成延伸跨越線108、110和112的最上表面(即，在絕緣材料124上)的材料150，並且隨後平坦化材料150以從線108、110和112上方除去該材料來實現。可以通過例如化學機械拋光實現這種平坦化。
在圖18中用虛線顯示有源區114和116，以強調有源區在絕緣材料150下面。為了簡化製圖，在圖18中沒有顯示在圖16使用的界定分離的源/漏區的線135和137。
然後參照圖20和21，在絕緣材料150上形成圖案化的層152。圖案化的材料152可以包含與前面論述的圖5的材料52相同的成分。因此，圖案化的材料152可以包含矽以及氧和氮之一或二者，主要由或者由矽以及氧和氮之一或二者組成。與前述用於在圖5的材料52中形成圖案一樣，利用例如光刻處理和適當的蝕刻在材料152中形成圖案。一系列開口154貫穿材料152，且開口155也貫穿材料152。開口154直接在沿著線108的第一側107的NMOS源/漏區上方，並且在沿著線110的第一和第二側111和113的PMOS源/漏區上方。開口155在線112上方。在可替代的工藝中，線112上方的開口可在與源/漏區上方的開口不同的處理階段形成。
在某些方面，開口154可以認為是包含與沿著導電線108的第一側的NMOS源/漏擴散區一一對應的第一組，與沿著導電線112的第一側的PMOS源/漏區一一對應的第二組，和與沿著線112的第二側的PMOS源/漏區一一對應的第三組。
所示的層152內的開口154的圖案不包括在沿著線108的第二側109在NMOS擴散區上方的任何開口。
儘管顯示了在一系列NMOS擴散區上方形成多個開口154，但可以理解可以在所有的源/漏區上方形成單個開口。這種開口的形式可以為沿著線108的107側延伸有源區長度的溝槽。類似地，可以用沿著線112的111側的溝槽狀開口和沿著線112的113側延伸的另一個溝槽狀開口，代替沿著線112的111和113側延伸的多個開口154。可將圖案化的層152稱為蝕刻停止層，由於與上面針對圖5的層52的論述的相似的理由。
開口155顯示為貫穿層124到達線112的導電材料130。這可以用材料124的適當蝕刻實現，在一些方面材料124的蝕刻使用與用於圖案化層152相同的蝕刻。
參照圖22和23，在圖案化的層152上方並在貫穿圖案化的層152的開口154和155內形成電絕緣材料160。絕緣材料160可以包含與前述的用於圖7-9的絕緣材料60相同的成分。因此，絕緣材料160可以包含與絕緣材料150同樣的成分，在某些方面，兩種絕緣材料可以包含摻雜氧化物，主要由摻雜氧化物組成，或者由摻雜氧化物組成。可以分別將絕緣材料150和160稱為第一電絕緣材料和第二電絕緣材料，以區分彼此這些材料。
然後參照圖24和25，在第二絕緣材料160內形成一對溝槽170和172。可以分別將溝槽170和172稱為第一溝槽和第二溝槽。注意，為了簡化製圖，圖25僅繪製成顯示沿著橫截面的平面的材料，而沒有顯示平面外的材料。
用於形成溝槽170和172的蝕刻相對於材料152對材料160具有選擇性，並因此基本在層152上停止。在隨後蝕刻中，或者繼續相同的蝕刻時，除去通過開口暴露的絕緣材料150的區域，以將開口延伸到基底102。用於延伸開口154的蝕刻優選相對於材料152對材料150具有選擇性。經材料150延伸到基底102的開口154延伸到NMOS有源區114(例如擴散區134)和PMOS有源區116(例如擴散區136和138)內的導電摻雜擴散區。這些開口可以完全延伸到擴散區(如所示)，或者在例如參照圖32描述的應用中延伸成緊鄰擴散區，其中導電材料在擴散區上方。
第一溝槽170具有直接位於沿著線108的第一側107的NMOS擴散區上方(具體地說，直接位於直接在上述NMOS擴散區上方的開口154上方)的部分。第一溝槽也具有直接位於沿著線110的第一側111的PMOS擴散區上方(具體地說，直接位於直接在上述PMOS擴散區上方的開口154上方)的部分。另外，第一溝槽具有直接位於延伸到線112的導電材料130的開口154上方的部分。
第二溝槽172包括直接位於沿著線110的113側的PMOS擴散區上方(具體地說，直接位於直接在上述PMOS擴散區上方的開口154上方)的部分。
儘管僅僅顯示形成兩個溝槽，但可以理解本發明包含其中同時形成兩個以上溝槽的其它情況。
然後參照圖26和27，在絕緣材料160上方、在開口154內、和在溝槽170和172內形成導電材料180。導電材料180可以包含任何適當的成分，或者成分的組合。例如，導電材料180可以包含折射金屬；在某些方面，可以包含金屬氮化物(例如，氮化鈦或者氮化鎢)的薄層和鎢的厚層。作為另一個實例，材料180可以包含這樣的層，該層包括銅、主要由銅組成、或者由銅組成。可以與一個或多個保護有源區不受銅汙染的銅擴散阻擋層一起使用該含銅層。在圖26的部分剖視圖中，線108、110和112與有源區114和116一起顯示，以表示它們在材料180下面。
然後參照圖28和29，對材料180進行平坦化，以形成橫跨過該材料的平坦化上表面181，並從絕緣材料160上方除去該材料。可以利用例如化學機械拋光實現適當的平坦化。在某些方面，該平坦化除去一些材料160，以便在圖29的處理階段材料160的上高度水平位於圖27的處理階段的上高度水平之下。
從材料160的上表面上除去材料180，使在溝槽170內的材料180與溝槽172內的材料180電隔離。溝槽170內的材料180將沿著線108的第一側107的NMOS源/漏區與沿著線110的第一側111的PMOS源/漏區電連接。導電材料180還將NMOS和PMOS源/漏區連接到線112的導電材料130(即，形成場上柵(gate over field)或者電晶體柵連接)。
然後參照圖30，在材料180和絕緣材料160的平坦化上表面181上方形成電絕緣蓋層190。蓋層190可以包含任何適當的電絕緣材料，包括，例如氮化矽。
可以將圖30的結構結合到許多CMOS結構中，包括，例如，CMOS反相器和靜態隨機存取存儲器(SRAM)單元；和/或可以將其結合到重複邏輯單元(例如移位寄存器或者運算單元)中。同樣，該結構可以結合到這樣的應用中，其中將動態隨機存取存儲器(DRAM)和SRAM集成到共同的電路中。例如本結構可以與晶片上體系(SOC)集成、數位訊號處理(DSP)、微處理器和嵌入式專用集成電路(ASIC)晶片相結合。
圖31顯示現有技術的六個電晶體SRAM單元710的示意圖。該單元包括交叉耦合以形成雙穩態觸發器的第一和第二反相器712和714。反相器712和714由n溝道驅動電晶體716和717，以及P溝道負載電晶體718和719形成。驅動電晶體716和717的源區連接到低參考或電路電源電壓，標記為VSS並通常稱為「接地」。負載電晶體718和719串聯連接在標記為Vcc的高參考或電路電源電壓和相應的驅動電晶體716和717的漏極之間。負載電晶體718和719的柵極連接到對應的驅動電晶體716和717的柵極。
反相器712具有由器件電晶體716的漏極形成的反相器輸出720，類似，反相器714具有由驅動電晶體717的漏極形成的反相器輸出722。反相器712具有由驅動電晶體716的柵極形成的反相器輸入724，反相器714具有由器件電晶體717的柵極形成的反相器輸入726。反相器712和714的輸入和輸出交叉耦合，以形成具有一對互補的兩個狀態的輸出的觸發器。具體地說，反相器輸出720交叉耦合到反相器輸入726，並且反相器輸出722交叉耦合到反相器輸入端724。在該結構中，反相器輸出720和722形成觸發器的互補的兩個狀態的輸出。
例如所描述的存儲觸發器一般形成靜態存儲器元件的集成陣列的一個存儲元件。使用多個存取電晶體(例如存取電晶體730和732)，來有選擇地尋址和存取陣列內的各個存儲元件。存取電晶體730的一個有源端連接到交叉耦合的反相器輸出720。存取電晶體732的一個有源端連接到交叉耦合的反相器輸出722。多個互補列線對，例如所示的一對互補列線734和736，分別連接到存取電晶體730和732的剩餘有源端。行線738連接到存取電晶體730和732的柵極。
讀取靜態存儲單元710包括，激活行線738以將反相器輸出720和722連接到列線734和736。寫入靜態存儲單元710包括，首先在列線734和736上施加選擇性互補邏輯電壓，然後激活行線738以將這些邏輯電壓連接到反相器輸出720和722。這迫使輸出到達所選邏輯電壓，只要將電源提供給存儲器單元或者直到重新編程存儲器單元，保持所選擇的邏輯電壓。
可以將圖30的結構結合到圖31所示類型的SRAM單元中。
然後參照圖32，參照半導體晶片片段200，說明可代替圖29的本發明的一方面。晶片片段200的若干部件與圖29顯示的相同，這些部件的標記與參照29使用的標記一致。圖32的片段200和圖29的片段100之間的差異在於沒有延伸到線112的導電材料130的開口。作為替代，圖案化的材料152形成為完全覆蓋線112，以便在與參照圖20和21的描述類似的處理階段，沒有延伸到導電材料130的開口。如果期望在導電材料180和線112的材料130之間存在電連接，可以用額外的工藝步驟形成。
圖32的結構200和圖29的結構100之間的另一個差異是，結構200在NMOS和PMOS源/漏區上方具有導電基座202。這些導電基座可以包含任何適當的材料，包括，例如，外延生長矽和/或金屬和/或金屬矽化物化合物。可以在形成絕緣材料150之前提供基座202(圖19)，因此可以實施穿過材料150並向材料150下的擴散區延伸開口的步驟(例如類似於上面參照圖25描述的處理)，以將開口延伸到基座202的上表面或者至少緊鄰上述上表面，以便與基座202電連接地形成導電材料180。材料180與基座202的電連接也與基座202下面的擴散區電連接，因為基座202與上述擴散區電連接。
可以將在這裡描述的發明用於希望將有源區彼此連接(即搭接(strap))的許多應用。可以將本發明用於將PMOS區搭接到NMOS區，或者可以用於將PMOS區彼此連接和/或將NMOS區彼此互連。本發明的各個方面利用溝槽蝕刻以及通過溝槽下面的開口到達期望區域的蝕刻。為了低寄生電阻，可以適當地分路利用本發明的方法形成的器件，本發明的方法可以用比其它的方法少的掩模步驟形成互連。在某些方面，本發明允許利用與其它方法相比薄層電阻更低材料來搭接電晶體的源/漏區。可以通過調整溝槽深度和回蝕刻的量來調整導電互連材料的高度。本發明的方法可以用於提供不同的互連，而不需要通常使用的額外的掩模步驟。另外，本發明的方法允許在存儲區域中(例如包括SRAM的區域中)使用與存儲區域的外圍區域中所用的相比更薄的導電材料，並且允許在存儲器陣列和存儲器陣列外圍區域內利用低k電介質材料以降低互耦電容。
本發明的方法可以用於許多的應用，包括使用間距緊密的金屬位線的應用。例如，本發明的方法可以用於形成多種存儲裝置和/或邏輯裝置，包括，例如，DRAM陣列、SRAM陣列、閃速存儲器陣列、非易失性存儲器陣列和相變存儲器陣列。
權利要求
1.一種形成半導體結構的電連接的方法，包括提供其上具有導電線且其中具有與該導電線相鄰的一個或多個擴散區的半導體襯底，所述線沿著第一軸延伸；在上述一個或多個擴散區上形成圖案化的層，該圖案化的層具有多個在其中延伸的開口，至少一些開口順著沿著基本上與第一軸平行的第二軸延伸的行並直接在上述擴散區中至少一個的上方；在該圖案化的層上方形成電絕緣材料；對該電絕緣材料進行蝕刻，該蝕刻形成貫穿該電絕緣材料到達圖案化的層的溝槽，且該蝕刻使至少一些開口沿著上述行向所述至少一個擴散區延伸，該蝕刻相對於圖案化的層選擇性地除去電絕緣材料，該溝槽的至少一部分直接在所述開口上方並沿著第二軸延伸；和在所述開口內並在所述溝槽內形成導電材料，該導電材料與所述至少一個擴散區電連接。
2.權利要求1的方法，還包括將所述至少一個擴散區和導電材料結合到DRAM陣列中。
3.權利要求1的方法，還包括將所述至少一個擴散區和導電材料結合到SRAM陣列中。
4.權利要求1的方法，還包括將所述至少一個擴散區和導電材料結合到閃速存儲器陣列中。
5.權利要求1的方法，還包括將所述至少一個擴散區和導電材料結合到非易失性存儲器陣列中。
6.權利要求1的方法，還包括將所述至少一個擴散區和導電材料結合到相變存儲器陣列中。
7.權利要求1的方法，其中所述開口延伸至一個以上擴散區。
8.權利要求1的方法，還包括在所述至少一個擴散區上並與其電接觸的至少一個導電結構，並且其中所述開口延伸至該至少一個導電結構。
9.權利要求1的方法，其中電絕緣材料是第二電絕緣材料，並且還包括在所述一個或多個擴散區上形成第一電絕緣材料；在第一電絕緣材料上形成圖案化的層；並且其中所述蝕蝕刻刻穿過該第二電絕緣材料以形成溝槽，並且蝕刻到第一電絕緣材料中以延伸所述開口。
10.權利要求9的方法，其中第一電絕緣材料由一成分組成，並且其中第二電絕緣材料也由該成分組成。
11.權利要求10的方法，其中該成分是摻雜的氧化矽。
12.權利要求1的方法，其中所述一個或多個擴散區是一個以上擴散區。
13.權利要求1的方法，其中圖案化的層包括矽以及氧和氮之一或者二者。
14.權利要求1的方法，其中圖案化的層主要由矽以及氧和氮之一或者二者組成。
15.權利要求1的方法，其中圖案化的層由矽以及氧和氮之一或者二者組成。
16.權利要求15的方法，其中電絕緣材料由摻雜的氧化矽組成。
17.權利要求1的方法，其中圖案化的層包括二氧化矽。
18.權利要求1的方法，其中圖案化的層包括氮化矽。
19.權利要求1的方法，其中圖案化的層包括氮氧化矽。
20.權利要求1的方法，其中所述導電線具有一對相對側，所述相對側是第一側和第二側；其中所述一個或多個擴散區沿著第一側，其中貫穿圖案化的層的開口的行是第一行，並且其中所述溝槽是第一溝槽，該方法還包括沿著所述導電線的第二側在襯底內形成至少一個第二擴散區；形成所述圖案化的層使得所述開口中的至少一些沿著第二行貫穿該圖案化的層並且直接在該至少一個第二擴散區上方，所述第二行沿著基本上與第一軸平行的第三軸延伸；並直接位於該至少一個第二擴散區上方的開口是第二開口對電絕緣材料進行蝕刻，該蝕刻形成貫穿第二電絕緣材料到達圖案化的層的第二溝槽，並且使所述第二開口向該至少一個第二擴散區延伸，第二溝槽的至少一部分直接位於第二開口上方並且沿著第三軸延伸；和在第二開口內並且在第二溝槽內形成導電材料。
21.權利要求20的方法，其中第一溝槽內的導電材料與第二溝槽內的導電材料電隔離。
22.權利要求20的方法，其中所述至少一個第一擴散區是單個第一擴散區，並且其中所述至少一個第二擴散區是單個第二擴散區。
23.權利要求22的方法，其中所述單個第一擴散區通過由所述導電線構成的電晶體柵極連接到所述單個第二擴散區。
24.權利要求20的方法，其中所述至少一個第一擴散區是多個第一擴散區，並且其中所述至少一個第二擴散區是多個第二擴散區。
25.權利要求24的方法，其中所述第一擴散區通過由所述導電線構成的多個電晶體柵極連接到所述第二擴散區。
26.一種形成多個源/漏區的電連接的方法，包括提供半導體襯底；在該襯底上提供字線，該字線具有一對相對側；在該襯底內並沿著字線的一側提供多個源/漏擴散區；在所述源/漏擴散區上形成第一電絕緣材料；在該第一電絕緣材料上形成圖案化的蝕刻停止層，該圖案化的蝕刻停止層具有至少一個貫穿其的開口，該至少一個開口直接在所述源/漏擴散區中的兩個或更多個上方；在圖案化的蝕刻停止層上形成第二電絕緣材料；蝕刻第一和第二電絕緣材料，以形成貫穿第二電絕緣材料到達圖案化的蝕刻停止層的溝槽，並使圖案化的蝕刻停止層內的所述至少一個開口延伸到第一電絕緣材料中，所述溝槽的至少一部分直接在所述開口上方；以及在該至少一個開口內且在該溝槽內形成導電材料，該導電材料與所述兩個或更多個源/漏擴散區電連接。
27.權利要求26的方法，其中所述至少一個開口包括直接在所述源/漏擴散區中至少兩個上方的單個開口。
28.權利要求26的方法，其中圖案化的蝕刻停止層包括矽以及氧和氮之一或二者。
29.權利要求26的方法，其中圖案化的蝕刻停止層主要由矽以及氧和氮之一或者二者組成。
30.權利要求26的方法，其中圖案化的蝕刻停止層由矽以及氧和氮之一或者二者組成。
31.權利要求26的方法，其中圖案化的蝕刻停止層包括二氧化矽。
32.權利要求26的方法，其中圖案化的蝕刻停止層包括氮化矽。
33.權利要求26的方法，其中圖案化的蝕刻停止層包括氮氧化矽。
34.權利要求26的方法，其中第一電絕緣材料由一成分組成，並且其中第二電絕緣材料也由該成分組成。
35.權利要求34的方法，其中該成分是摻雜的氧化矽，並且其中圖案化的蝕刻停止層由矽以及氧和氮之一或者二者組成。
36.一種形成多個源/漏區的電連接的方法，包括提供半導體襯底；在該襯底上提供字線，該字線具有一對相對側；在該襯底內並沿著字線的一側提供多個源/漏擴散區；在所述源/漏擴散區上形成第一電絕緣材料；在該第一電絕緣材料上形成圖案化的蝕刻停止層，該圖案化的蝕刻停止層具有多個貫穿其的開口，所述開口中的至少一些直接在至少一些所述源/漏擴散區上；在圖案化的蝕刻停止層上形成第二電絕緣材料；蝕刻第一和第二電絕緣材料，以形成貫穿第二電絕緣材料到達圖案化的蝕刻停止層的溝槽，並將圖案化的蝕刻停止層內的所述至少一些開口延伸到第一電絕緣材料內，該溝槽的至少一部分直接在所述開口上方；以及在所述開口內並且在所述溝槽內形成導電材料，該導電材料與所述源/漏擴散區電連接。
37.權利要求36的方法，其中所述開口延伸至所述源/漏擴散區。
38.權利要求36的方法，其中所述源/漏擴散區電連接到在所述源/漏擴散區上方的導電基座，並且其中所述開口延伸至所述導電基座。
39.權利要求36的方法，其中圖案化的蝕刻停止層包括矽以及氧和氮之一或者二者。
40.權利要求36的方法，其中圖案化的蝕刻停止層主要由矽以及氧和氮之一或者二者組成。
41.權利要求36的方法，其中圖案化的蝕刻停止層由矽以及氧和氮之一或者二者組成。
42.權利要求36的方法，其中圖案化的蝕刻停止層包括二氧化矽。
43.權利要求36的方法，其中圖案化的蝕刻停止層包括氮化矽。
44.權利要求36的方法，其中圖案化的蝕刻停止層包括氮氧化矽。
45.權利要求36的方法，其中第一電絕緣材料由一成分組成，並且其中第二電絕緣材料也由該成分組成。
46.權利要求45的方法，其中該成分是摻雜氧化矽，並且其中圖案化的蝕刻停止層由矽以及氧和氮之一或者二者組成。
47.權利要求36的方法，其中字線的相對側是第一側和第二側；其中所述相對側之一是第一側，其中所述多個源/漏擴散區是第一源/漏擴散區，並且其中所述溝槽是第一溝槽，該方法還包括沿著字線的第二側在襯底內形成多個第二源/漏擴散區；在第二源/漏擴散區上形成所述第一電絕緣材料；形成所述圖案化的蝕刻停止層，使得所述開口中的至少一些貫穿該蝕刻停止層並且在至少一些所述第二源/漏區上方；直接在第二源/漏擴散區上方的開口是第二開口；蝕刻第一和第二電絕緣材料，以形成貫穿第二電絕緣材料到達圖案化的蝕刻停止層的第二溝槽，並使圖案化的蝕刻停止層內的第二開口延伸到第一電絕緣材料中，第二溝槽的至少一部分直接在第二開口上方；並且在第二開口內、在第二溝槽內形成所述導電材料，並且該導電材料與第二源/漏擴散區電連接。
48.權利要求47的方法，其中第一溝槽內的導電材料與第二溝槽內的導電材料電隔離。
49.權利要求47的方法，其中第二開口延伸至第二源/漏擴散區。
50.權利要求47的方法，其中第二源/漏擴散區電連接到在第二源/漏擴散區上方的導電基座，並且其中第二開口延伸至所述導電基座。
51.一種形成CMOS結構的方法，包括提供半導體襯底，該半導體襯底具有具有限定在其中的NMOS區和PMOS區的半導體基底，在NMOS區上方的第一導電線和在PMOS區上方的第二導電線，在基底內並沿著第一導電線的一側的多個NMOS源/漏擴散區，和在基底內並沿著第二導電線的一側的多個PMOS源/漏擴散區；在NMOS和PMOS源/漏擴散區上形成圖案化的蝕刻停止層，該圖案化的蝕刻停止層具有貫穿其的多個開口，第一組開口與NMOS源/漏擴散區一一對應，並且第二組開口與PMOS源/漏擴散區一一對應；在圖案化的蝕刻停止層上形成電絕緣材料；使用蝕刻形成貫穿該電絕緣材料到達圖案化的蝕刻停止層的溝槽，並分別使所述第一和第二組開口延伸到至少緊鄰NMOS源/漏擴散區和PMOS源/漏擴散區；所述溝槽具有直接在所述第一組開口上的第一部分和直接在所述第二組開口上的第二部分；以及在所述第一和第二組開口內並且在所述溝槽內形成導電材料，該導電材料與PMOS和NMOS源/漏擴散區電連接。
52.權利要求51的方法，其中所述蝕刻使第一和第二開口延伸到NMOS源/漏擴散區和PMOS源/漏擴散區。
53.權利要求51的方法，其中導電柱在NMOS源/漏擴散區和PMOS漏漏擴散區上並與其電連接，其中所述蝕刻使所述開口延伸到所述導電柱。
54.權利要求51的方法，其中圖案化的蝕刻停止層包括矽以及氧和氮之一或二者。
55.權利要求51的方法，其中圖案化的蝕刻停止層主要由矽以及氧和氮之一或二者組成。
56.權利要求51的方法，其中圖案化的蝕刻停止層由矽以及氧和氮之一或二者組成。
57.權利要求51的方法，其中圖案化的蝕刻停止層包括二氧化矽。
58.權利要求51的方法，其中圖案化的蝕刻停止層包括氮化矽。
59.權利要求51的方法，其中圖案化的蝕刻停止層包括氮氧化矽。
60.權利要求51的方法，其中第一導電線具有一對相對側，並且其中第二導電線具有一對相對側，其中NMOS源/漏擴散區沿著第一導電線的兩個相對側，其中PMOS源/漏擴散區沿著第二導電線的兩個相對側，其中沿著第一導電線的相對側之一的NMOS源/漏擴散區是第一NMOS源/漏擴散區，其中沿著第一導電線的相對側中另一個的NMOS源/漏擴散區是第二NMOS源/漏擴散區，其中沿著第二導電線的相對側之一的PMOS源/漏擴散區是第一PMOS源/漏擴散區，並且其中沿著第二導電線的相對側中另一個的PMOS源/漏擴散區是第二PMOS源/漏擴散區，其中第一組開口與第一NMOS源/漏擴散區一一對應，其中第二組開口與第一PMOS源/漏擴散區一一對應，並且其中所述溝槽是第一溝槽，該方法還包括形成圖案化的蝕刻停止層，使其具有與第二PMOS源/漏擴散區一一對應的第三組開口，並且不具有直接在任何第二NMOS源/漏擴散區上方的任何開口對電絕緣材料進行蝕刻，以形成貫穿第二電絕緣材料到達圖案化的蝕刻停止層的第二溝槽，並且使第三組開口延伸成至少緊鄰第二PMOS源/漏擴散區，第二溝槽的至少一部分直接在第三組開口上方；以及在第三組開口內並且在第二溝槽內形成導電材料，該導電材料與第二PMOS源/漏擴散區電連接。
61.權利要求60的方法，還包括將第二溝槽內的導電材料與第一溝槽內的導電材料電隔離。
62.權利要求60的方法，其中該襯底還包括在基底內並且在NMOS區和PMOS區之間的隔離區，和在第一和第二導電線之間並且在該隔離區上方的第三導電線，該方法還包括在該第三導電線上形成所述圖案化的蝕刻停止層，並且將該圖案化的蝕刻停止層形成為包括直接在第三導電線上的互連開口；利用該蝕刻形成直接在所述互連開口上的第一溝槽的一部分，並使所述互連開口向下延伸成至少緊鄰第三導電線；並且在所述互連開口內形成導電材料，該導電材料與第三導電線電連接。
63.權利要求62的方法，還包括將第一、第二和第三導電線，第一和第二NMOS和PMOS源/漏擴散區，以及導電材料結合到SRAM器件中。
64.權利要求60的方法，其中該襯底還包括在基底內並在NMOS區和PMOS區之間的隔離區，和在第一和第二導電線之間並在該隔離區上方的第三導電線，該方法還包括在第三導電線上形成所述圖案化的蝕刻停止層，並且將該圖案化的蝕刻停止層形成為不包括直接在第三導電線上的任何開口。
65.一種形成CMOS結構的方法，包括提供具有在其中限定的NMOS區和PMOS區的半導體襯底；在NMOS區上方提供第一導電線，第一導電線具有一對相對側，所述相對側是第一導電線的第一側和第二側；在PMOS區上方提供第二導電線，該第二導電線具有一對相對側，所述相對側是第二導電線的第一側和第二側；在襯底內並沿著第一導電線的第一和第二側提供多個NMOS源/漏擴散區，沿著第一側的NMOS源/漏擴散區是第一NMOS源/漏擴散區，沿著第二側的NMOS源/漏擴散區是第二NMOS源/漏擴散區；在襯底內並沿著第二導電線的第一和第二側提供多個PMOS源/漏擴散區，沿著第二導電線的第一側的PMOS源/漏擴散區是第一PMOS源/漏擴散區，沿著第二導電線的第二側的PMOS源/漏擴散區是第二PMOS源/漏擴散區；在第一和第二NMOS源/漏擴散區上並且在第一和第二PMOS源/漏擴散區上形成第一電絕緣材料；在第一電絕緣材料上方形成圖案化的蝕刻停止層，該圖案化的蝕刻停止層具有多個貫穿其的開口，至少一些所述開口直接在第一NMOS源/漏擴散區上、第一PMOS源/漏擴散區上、和第二PMOS源/漏擴散區上；在圖案化的蝕刻停止層上形成第二電絕緣材料；蝕刻第一和第二電絕緣材料，以形成貫穿第二電絕緣材料到達圖案化的蝕刻停止層的至少兩個溝槽，並將圖案化的蝕刻停止層內的所述至少一些開口延伸成至少緊鄰第一NMOS源/漏擴散區以及至少緊鄰第一和第二PMOS源/漏擴散區，所述至少兩個溝槽中的第一個具有直接在第一NMOS源/漏擴散區上的一部分，並具有直接在第一PMOS源/漏擴散區上的一部分，所述至少兩個溝槽中的第二個具有直接在第二PMOS源/漏擴散區上的一部分；和在所述開口內並且在所述至少兩個溝槽內形成導電材料，第一溝槽內的導電材料與第一NMOS源/漏擴散區和第一PMOS源/漏擴散區電接觸，第二溝槽內的導電材料與第二PMOS源/漏擴散區電接觸，第一溝槽內的導電材料與第二溝槽內的導電材料電隔離。
66.權利要求65的方法，其中蝕刻停止層沒有直接在第二NMOS源漏擴散區上的貫穿其的開口。
67.權利要求65的方法，其中所述蝕刻將所述至少一些開口延伸到第一NMOS源/漏擴散區並延伸到第一和第二PMOS源/漏擴散區。
68.權利要求65的方法，其中導電柱在第一NMOS源/漏擴散區以及第一和第二PMOS源/漏擴散區上並與其電連接，其中所述蝕刻將所述至少一些開口延伸到所述導電柱。
69.權利要求65的方法，其中圖案化的蝕刻停止層包括矽以及氧和氮之一或二者。
70.權利要求65的方法，其中圖案化的蝕刻停止層主要由矽以及氧和氮之一或二者組成。
71.權利要求65的方法，其中圖案化的蝕刻停止層由矽以及氧和氮之一或二者組成。
72.權利要求65的方法，其中圖案化的蝕刻停止層包括二氧化矽。
73.權利要求65的方法，其中圖案化的蝕刻停止層包括氮化矽。
74.權利要求65的方法，其中圖案化的蝕刻停止層包括氮氧化矽。
75.權利要求65的方法，其中第一和第二溝槽內的導電材料在第二電絕緣材料的最上表面上延伸，其中將第二溝槽內的導電材料與第一溝槽內的導電材料電隔離包括平坦化所述導電材料以從第二電絕緣材料的最上表面上除去所述導電材料。
76.權利要求65的方法，其中該襯底還包括在基底內並在NMOS區和PMOS區之間的隔離區，和在第一和第二導電線之間並在該隔離區上的第三導電線；該方法還包括在第三導電線上方形成圖案化的蝕刻停止層；以及形成圖案化的蝕刻停止層使其不包括直接在第三導電線上方的任何開口。
77.權利要求65的方法，其中該襯底還包括在基底內並在NMOS區和PMOS區之間的隔離區，和在第一和第二導電線之間並在該隔離區上方的第三導電線；該方法還包括在第三導電線上方形成圖案化的蝕刻停止層，和形成圖案化的蝕刻停止層使其包括直接在第三導電線上方的互連開口；利用所述蝕刻形成直接在所述互連開口上方的第一溝槽的一部分，並使所述互連開口向下延伸到至少緊鄰第三導電線；並且在所述互連開口內形成導電材料，該導電材料與第三導電線電連接。
78.權利要求77的方法，還包括將第一、第二和第三導電線，第一和第二NMOS和PMOS源/漏擴散區，和所述導電材料結合到SRAM器件中。
79.權利要求78的方法，還包括將SRAM器件結合到還包括DRAM電路的集成電路中。
80.權利要求78的方法，還包括將SRAM器件結合到晶片上系統集成中。
81.權利要求78的方法，還包括將SRAM器件結合到數位訊號處理集成中。
82.權利要求78的方法，還包括將SRAM器件結合到嵌入式ASIC中。
83.權利要求78的方法，還包括將SRAM器件結合到微處理器中。
全文摘要
本發明包括用於形成與半導體結構相關聯的電連接的方法。提供其上具有導電線的半導體襯底，該半導體襯底具有至少兩個與該導電線相鄰的擴散區。在擴散區上方形成圖案化蝕刻停止層。圖案化的蝕刻停止層具有一對貫穿其的開口，所述開口沿著基本與線的軸平行的行。在蝕刻停止層上形成絕緣材料。對該絕緣材料進行蝕刻以在絕緣材料內形成溝槽，並將開口從蝕刻停止層延伸到擴散區。溝槽的至少一部分直接在開口的上方並沿著線的軸延伸。在開口內和在溝槽內形成導電材料。
文檔編號H01L27/105GK1961416SQ200580014332
公開日2007年5月9日 申請日期2005年4月28日 優先權日2004年5月6日
發明者L·C·特蘭, F·D·費什博恩 申請人:微米技術有限公司