具有並行電路徑的存儲器單元的製作方法

2023-05-02 09:44:21

專利名稱：具有並行電路徑的存儲器單元的製作方法
技術領域：
本發明一般涉及計算機存儲器，尤其涉及相變存儲器(phasechange memory,PCM)。
背景技術：
PCM為電阻式非易失性計算機隨機存取存儲器(random-accessmemory, RAM)形式，利用改變裝置製造時的狀態來儲存數據。相變材料可操縱成為二或更多個不同相位(phase)或狀態(state)，每一相位都代表不同的數據值。一般來說，每一相位都展現不同的電氣特性(electrical property)(或不同的電阻值)。因為非晶 與結晶(或多晶)相位具有可檢測的電阻差異，所以這兩者通常為二進位數據儲存(I與O)所使用的兩個相位。尤其是，非晶相位的電阻高於結晶相位。硫族化合物(chalcogenide)為常用作相變材料的材料族群,此材料族群包括硫族元素(chalcogen)(周期表族群16/VIA)以及其他元素。硒(Se)與碲(Te)為製造PCM存儲器單元(memory cell)時,族群內用於生產硫族化合物半導體最常見的兩種元素,範例有 Ge2Sb2Te5 (錯鋪締(germanium-antimony-telIurium)或 「GST」)、SbTe3 和 InSe3。通過將材料加熱至熔點，然後冷卻材料至可能的狀態其中之一，或通過將非晶區加熱至或接近結晶溫度，將某些或全部非晶材料轉換成結晶型態，來達到相變材料的狀態改變。通過該相變材料的電流產生熱量,並造成相變材料熔化。熔化並逐漸冷卻該相變材料，讓該相變材料有時間形成結晶狀態。熔化並突然冷卻該相變材料，讓該相變材料淬冷成非晶狀態。另外也可加熱至低於熔化溫度以使非晶材料結晶，而不用熔化。

發明內容
在優選實施方式中，本發明涉及具有並行電路徑的平面相變存儲器單元。從第一方面看，本發明提供一種具有實質上平坦表面的集成電子設備(integrated electronic apparatus)。該集成電子設備包括第一導電電極區(conductiveelectrode region),第一導電電極區的長度大於其寬度,並具有與該長度對準的軸。該設備也包括第二導電電極區，具有與該第一導電電極的該軸成一角度的邊緣。該設備另包括絕緣體區(insulator region)，在該第一導電電極區的末端與該第二導電電極區的該邊緣之間提供橫向分隔距離(lateral seperation distance),該絕緣體區包括絕緣體膜(insulator film)的至少一部分,並且該橫向分隔距離根據該絕緣體的該厚度而定。優選地，本發明提供一種設備，其中該第一導電電極區的該寬度根據第一沉積材料層的厚度而定。優選地，本發明提供一種設備，其中該第一沉積材料層為鈦、鎢、氮化鈦以及氮化鈦鋁的其中之一。優選地，本發明提供一種設備，其中儲存材料的層至少部分覆蓋該第一導電電極區和該第二導電電極區。
優選地，本發明提供一種設備，其中該儲存材料為相變材料。優選地，本發明提供一種設備，其中儲存材料的該層被圖案化。優選地，本發明提供一種設備，其中該角度實質上為直角。優選地，本發明提供一種設備，其中該角度介於20度與80度之間。從第二方面看，本發明提供一種操作相變存儲器的方法。該方法包括初始化存儲器單兀，該存儲器單兀包括第一導電電極，第一導電電極的長度大於其寬度，並具有與該長度對準的軸；第二導電電極，具有與該第一導電電極的該軸成一角度的邊緣；絕緣體，在該第一導電電極的末端與該第二導電電極的該邊緣之間提供分隔距離；以及相變材料，覆蓋該第一導電電極的大部分(substantial portion)以及該第二導電電極的至少一部分。初始化該存儲器單元包括在該相變材料內建立第一非晶材料區，該第一非晶材料區覆蓋該相變材料的大部分面積。利用結晶化一部分該第一非晶材料區，而在該第一非晶材料區內·建立活性結晶材料區(active crystalline material region)。利用在該活性結晶材料區內建立第二非晶材料區，而將信息儲存在該存儲器單元內。優選地，本發明提供一種方法，該方法還包含將大於後續所施加的電脈衝的電脈衝施加於該存儲器單兀，其中通過該第一導電電極與該第二導電電極的至少其中之一施加該電脈衝。優選地，本發明提供一種方法，其中該存儲器單元為單電平單元。優選地，本發明提供一種方法，其中該存儲器單元為多電平單元。優選地，本發明提供一種方法，其中在該第一非晶材料區內建立活性結晶材料區的步驟進一步包含調整該活性結晶材料區的尺寸以獲得指定的單元電阻。從第三方面看，本發明提供一種在基板上製造相變存儲器單元的方法。該方法包括在該基板內蝕刻第一溝渠(trench);在該第一溝渠內沉積第一導體層；在該第一溝渠內的該第一導體層之上沉積第一絕緣體層；在該基板內與該第一溝渠成一角度地蝕刻第二溝渠；在該第二溝渠內沉積第二絕緣體層；在該第二溝渠內該第二絕緣體層之上沉積第二導體層；以及沉積相變材料。該沉積的相變材料與該第一導體層和該第二導體層接觸。優選地，本發明提供一種製造方法，其中該基板為晶片，包括用於提供至該相變存儲器單元的接入的底部接點，並且其中在該基板內蝕刻第一溝渠的步驟露出該底部接點。優選地，本發明提供一種製造方法，其中該第一溝渠與該第二溝渠的至少其中之一不直。優選地，本發明提供一種製造方法，其中該第一絕緣體層填充該第一溝渠。優選地，本發明提供一種製造方法，其中該第二導體層填充該第二溝渠。優選地，本發明提供一種製造方法，其中該第二導體層不填充該第二溝渠，並且該方法還包括在該第二溝渠中沉積第三絕緣體層以填充該第二溝渠。從第四方面看，本發明提供一種操作相變存儲器單元的另一方法。該方法包括使用一個或更多個電脈衝(electrical pulse),改變相變材料內非晶材料區的尺寸。該相變存儲器單兀包括第一導電電極，第一導電電極的長度大於其寬度，並且具有與該長度對準的軸；第二導電電極，具有與該第一導電電極的該軸成角度的邊緣；絕緣體，在該第一導電電極的末端與該第二導電電極的該邊緣之間提供分隔距離；以及該相變材料覆蓋至少一部分該第一導電電極及該第二導電電極。
優選地，本發明提供一種方法，其中，包括施加第一電脈衝增加非晶相變材料區的尺寸，其中通過該第一導電電極與該第二導電電極的至少其中之一施加該第一電脈衝，該第一電脈衝具有以下的至少之一大於之前所施加的電脈衝幅度的幅度；以及短於之前所施加的電脈衝周期的周期。優選地，本發明提供一種方法，其中，包括施加第二電脈衝於該存儲器單元減少該非晶相變材料區的尺寸，其中通過該第一導電電極和該第二導電電極的至少其中之一施加該第二電脈衝，該第二電脈衝具有以下的至少之一小於該之前所施加的電脈衝幅度的幅度，以及長於該之前所施加的電脈衝周期的周期。從第五方面看，本發明提供一種 在機器可讀取介質內實質具體實施的設計結構，用來設計、製造或測試一集成電路。該設計結構具有實質上平坦的表面。該設計結構包括第一導電電極區，第一導電電極區的長度大於其寬度，並具有與該長度對準的軸；第二導電電極區，具有與該第一導電電極的該軸成角度的邊緣；以及絕緣體區，在該第一導電電極區的末端與該第二導電電極區的該邊緣之間提供橫向分隔距離，該絕緣體區包括絕緣體膜的至少一部分，並且該橫向分隔距離根據該絕緣體膜的該厚度而定。優選地，本發明提供一種設計結構，還包含儲存材料的層，其至少部分覆蓋該第一導電電極和該第二導電電極。優選地，本發明提供一種設計結構，其中該儲存材料為相變材料。從第四方面看，本發明提供一種電腦程式，包括儲存在計算機可讀介質上的電腦程式代碼，該電腦程式代碼當被加載到計算機系統中並於其上執行時，使得所述計算機系統執行根據第二或第四方面的方法的所有步驟。通過本發明具體實施例的技術可實現其他特徵與優點。本說明書內描述了其他具體實施例與方面，並視為所主張發明的一部分。為了更加了解本發明的優點與特徵，請參閱說明與附圖。


將以示例的方式參照附圖描述本發明的優選實施例。在附圖中圖I例示根據本發明示範具體實施例編程一相變存儲器(PCM)裝置的系統；圖2描述根據示範具體實施例的存儲器陣列的範例結構；圖3描述具有一串行電路徑的典型存儲器單元；圖4A至圖4D描述示範具體實施例所可實施的並行路徑存儲器單元結構；圖5描述示範具體實施例所可實施的製造工藝；圖6描述示範具體實施例所可實施的相變材料圖案的示範形狀；圖7為將示範具體實施例所實施的初始化存儲器單元的流程圖；圖8A至圖8J描述根據示範具體實施例的製造存儲器單元的製造工藝；圖9A至圖91描述根據示範具體實施例的製造存儲器單元的製造工藝；以及圖10為半導體設計、製造及/或測試當中所使用的設計處理的流程圖。
具體實施例方式本發明的示範具體實施例指向並行路徑存儲器單元結構(parallel-path memorycell structure),其包括接觸已沉積的鍺鋪締(GST)層的相同側的兩電極。在示範具體實施例中，一個電極為微型溝渠(因此具有亞光刻尺寸(sublithographic dimension)的露出表面)，並且第二電極(例如位線(bit line))與該第一電極正交並與該第一電極相隔亞光刻距離或間隙(利用沉積絕緣體來獲得該間距)。此結構具有非常薄的GST沉積而允許有效能的操作(energy-efficient operation),因為加熱集中在兩電極之間亞光刻間隙附近，並且因為不需要當成散熱器的頂端電極。如此，此結構內的存儲器單元需要非常小的電流，就可開始熔化該相變材料。在示範具體實施例內，因為兩電極的間隙為亞光刻並且極小，所以當該GST材料成為非晶時，存儲器單元也展現出大幅降低的臨界電壓(threshold voltage)。在示範具體實施例內，該GST層覆蓋大部分電極之處(電極頂端上的大圖案)，對於廣大的電流範圍電阻逐漸生長，如此可有效進行多位運算。該電阻變化主要由於該非晶材料阻擋從該第一電極出來並通過該結晶材料的電流路徑，因此該非晶材料的電阻飄移或其他變化只會輕微影響存儲器單元電阻。在示範具體實施例內，所有電平(level)的非晶材料數量足以確保良好的維持度(retention)(相對於需要用微溝渠或蘑燕單元(mushroomcell)產生低至中間存儲器單元電阻的極薄非晶區)。本發明的示範具體實施例改良當前相變存儲器(PCM)技術的至少三個方面。第一 項改良為降低所需的編程電源(programmingpower)(以及峰值電流(peak current));第二項改良為減少電阻飄移(resistance drift);第三項改良為使用PCM多位運算改善數據維持(data retention)。編程電源與峰值電流的降低在PCM技術中至關重要，因為這兩個參數對於編程存儲器單元所需電路的設計有所影響。在示範具體實施例內，編程存儲器單元所需的電路包括(i)接入裝置(accessdeviceM例如二極體或電晶體)、(ii)支持編程電流的位線、(iii)驅動該位線的周邊電路以及Qv)隨時存在的電荷泵浦(charge pump)。目前降低編程電流與電源的技術包括減少一個電極(也稱為加熱器)與該相變材料(例如GST)之間接點(contact)的表面，例如在微溝渠單元內及蘑菇單元內；以及減少GST的截面,如此獲得電流叢聚效應(current crowding),例如在橋接單元(bridgecell)內或多孔單元(pore cell)內。通常通過運用亞光刻技術獲得單元的關鍵幾何特徵(keygeometrical feature),就可達成這些減少,例如在微溝渠單元內，加熱器具有亞光刻尺寸。在蘑菇單元內，可獲得具有亞光刻直徑的底部接點。本發明的示範具體實施例提供兩個重要的亞光刻尺寸，換言之就是該第一電極(其類似於微溝渠)的厚度以及該第一電極與該第二電極之間的橫向分隔距離(由沉積的絕緣體厚度所定義)。這兩種亞光刻尺寸的組合允許加熱較小面積，小於當前PCM技術所能達到的面積，如此降低啟動熔化所需的編程電流。此外，電極之間流動的橫向電流導致不對稱的熔化區，其隨著電流提高而從該第一電極的一末端生長至該電極的相對末端。這相對於蘑燕型與微溝渠型單兀，其中電流垂直流出電極並且產生通常具有兩對稱平面的熔化區；並且也相對於橋接型單元，其運用橫向電流但是通常具有恆等的相變材料截面，這樣也產生通常具有兩對稱平面的溫度分布曲線(temperature profile)。電阻飄移對於PCM的多位運算有所影響。電阻飄移的隨機性質，對於以大量電平編程的PCM單元的可靠度有極大影響。多位運算的數據維持將變成使用PCM的議題，因為獲得低電阻值的媒介的常見方式為製造非常少量的非晶材料，其對於陷阱弛豫(traprelaxation)(被認為決定短期往上電阻飄移)以及重新結晶(導致長期往下電阻飄移)有較高敏感度。目前處理飄移的提案系根據信號處理技術，例如評估然後補償PCM單元群組共有的飄移成分，例如通過已知的評估技術，像是最大可能性評估(maximum likelihoodestimation)。這種解決方案的缺點在於其依賴數據獲取時間(data retrieval time)上的後處理技術，無法補償飄移的隨機成分，這對於多位PCM內數據維持有主要的影響。獲取時間上適用的其他技術包括恢復(reinstating)通過電脈衝在編程時間上發覺的飄移；以及單元的多重電壓讀取。 文獻內已經提出多種迅速恢復飄移的編程技術，包括使用短脈衝感應(induce)所選的非晶材料的小區域結晶(如此產生通過該非晶材料的導電路徑)；以及使用飄移加速脈衝。本發明的示範具體實施例在電極之間建立尺寸變化的非晶區，但是具有通過環繞該非晶區的該結晶材料的並行電路徑(parallel electrical path)。在此結構中，利用結晶路徑的截面尺寸永久決定單元的電阻，其隨著該非晶區的尺寸增加而降低。一旦該非晶材料的電阻率遠高於(例如至少高出100倍)該結晶材料的電阻率，則由通過該結晶區與非晶區兩者的並行電路徑所決定的總單元電阻幾乎不受該非晶電阻率的變化(例如與短期飄移相關聯的部分)的影響。範例具體實施例也相對於對長期再次結晶(往下)飄移較不敏感，因為該非晶區必須相對大量收縮，來導致電阻大幅改變。相對照地，通過讓該非晶區幾乎(但非全部)完整覆蓋該電極，如此有時可獲得蘑菇或微溝渠單元內的中間電阻值。這有時稱為夾止型態(pinch-off regime)，並且單元近乎夾止運行時，則只採用極小區域的再次結晶來實質上改變該單元電阻。圖I例示根據本發明示範具體實施例的用以編程PCM的系統。圖I內描述的該系統包括處理器(processor) 102以及存儲器陣列(memory array) 108。圖I內描述的示範處理器102包括控制器(controller) 104以及地址解碼器(address decoder) 106。如圖I內所描述，存儲器陣列108包括多個存儲器單元IIO0在示範具體實施例內，存儲器單元110構造成儲存由相變材料的至少兩電阻狀態或構造(稱為「單電平單元(single level cell)」或「SLC」)所代表的二進位數據。其中一種電阻狀態為高電阻狀態。在其他示範具體實施例內，存儲器單元110構造成儲存由相變材料的三或更多種電阻狀態範圍或構造(稱為「多電平單元(multiple level cell) 」或「MLC」)所代表的多於二個的值。在示範具體實施例內，控制器104識別並選擇存儲器陣列108內要進行編程的存儲器單元110。然後，地址解碼器106解碼來自控制器104的存儲器地址，並將一系列的字線(word line)偏壓施加於存儲器陣列108內的存儲器單元110字線。圖2描述根據示範具體實施例的存儲器陣列的範例結構。如圖2內所示，存儲器陣列包括多個存儲器單元202，其電耦合至位線204與字線206。在範例具體實施例內，每一存儲器單元202都包含存儲器組件存取裝置(memory element access device)以及儲存電阻值的電阻存儲器組件(resistive memory element)。在示範具體實施例內，電阻存儲器組件為包括相變材料以及兩個電極的PCM組件。在示範具體實施例內，利用關閉連接至某一位線204的其他存儲器單元202的存取裝置，來存取(讀取或編程)連接至此位線204的某一存儲器單元202內的數據。使用字線206可開啟與關閉其他存儲器單元202的存取裝置。圖3描述典型的串行路徑存儲器單元(series-path memroycell) 302。存儲器單兀302包括一底部電極304、一介電層306、相變材料308以及一頂端電極314。繪不的相變材料308可包含結晶或多晶相變材料310以及一些非晶相變材料312。針對許多對於高單元電阻電平的調適，該非晶材料幾乎完全阻擋該相變材料的截面，強迫大量電流流過串行的非晶與結晶材料區。圖4A至圖4D描述示範具體實施例可實施的並行路徑存儲器單元結構。圖4A至圖4D描述通過儲存材料層往下看的俯視圖。圖4A描述並行路徑存儲器單元結構，其包括第一導電電極區404、第二導電電極區406a和絕緣體層408。如圖4A內所示，第二導電電極區406a的邊緣與第一導電電極區404的軸成一角度。示範具體實施例並不限制該角度為圖4A內所描述的直角。如本說明書所使用，該第一與第二導電電極區的上下文關係中「角度」一詞表示設計或製造期間想要導入的讓電極不並行的任何角度。在一個具體實施例內，角度介於20與80度之間。當製造存儲器單元時，圖4A內描述的第二導電電極區406a可由例如用金屬物質填入溝渠所形成的固態金屬線所實施。固態金屬第二導電電極區406a的寬度通常用光刻方式定義。該金屬物質可由(但不受限於)下列一或更多種構成鈦、鎢、氮化鈦以及氮化鈦鋁。可選地，可使用非金屬導電材料取代金屬，例如但不受限於多晶矽或其他半導體或摻雜的半導體材料。圖4B描述並行儲存器單元結構，其包括第一導電電極區404、第二導電電極區406b和絕緣體層408。如圖4B內所示，第二導電電極區406b的邊緣與第一導電電極區404的軸成一角度。該第一電極的寬度根據製造工藝步驟期間沉積的第一金屬物質的厚度而變。當製造存儲器單元時，圖4B內描述的第二導電電極區406b可由例如用第二金屬物質塗布(coating)或電鍍(plating)溝渠側壁所形成的金屬線所實施。第二導電電極區406b的寬度根據該溝渠側壁塗布或電鍍期間，該存儲器單元結構內沉積的第二金屬物質的厚度而變。該第一和第二金屬物質可相同或不同，並且每一個都由(但不受限於)下列一個或更多個構成鈦、鎢、氮化鈦以及氮化鈦鋁。可選地，可使用非金屬導電材料取代金屬，例如但不受限於多晶矽或其他半導體或摻雜的半導體材料。在圖4A與圖4B內，絕緣體層408將第一導電電極區404和第二導電電極區406分隔一段最小橫向分隔距離。該最小橫向分隔距離根據存儲器系統規格(memory systemspecification)與環境因素(environment factor)而變。絕緣體層408的厚度決定電極之間的橫向分隔距離，並且絕緣體層的厚度可調整，以提供指定的最小橫向分隔距離。用於形成絕緣體層的絕緣體材料範例可用包括但不受限於二氧化矽、氧化鋁、氮化矽以及二氧化鈦所實施。如此，圖4A和圖4B都描述平面內雙電極結構(in-planedual-eIectrodestructure)(即是兩電極都在GST層的底部上，並且GST的頂端表面已絕緣)。圖4A和圖4B內的不範結構的特徵在於,一個亞光刻條狀電極(第一導電電極區404)(例如電鍍厚度大約五奈米的電鍍溝渠側壁)正交於另一電極(第二導電電極區406)(例如電鍍溝渠側壁或固態金屬線)，具有由沉積絕緣體膜或層(絕緣體層408)的厚度所定義的亞光刻中間電·極間隙(sublithographic inter-electrode gap)(例如具有大約三至二十奈米的厚度，或達到已採用光刻的特徵尺寸(featuresize))。現在請參閱圖4C,在示範具體實施例中，使用一層儲存材料(storage material)覆蓋第一導電電極區404和第二導電電極區406的至少一部分。在示範具體實施例內，第一導電電極區404與第二導電電極區406a都在該儲存材料層的底部上。在示範具體實施例內，示範單元結構提供非對稱生長的小熔化區410，隨電流提高而改變遮蔽至少第一導電電極區404的百分比。最後請參閱圖4D，在其他示範具體實施例中，第一導電電極區404和第二導電電極區406a並未彼此正交。在此具體實施例內，電流分布與熔化區將不再對稱於第一導電電極區404的軸。事實上，此具體實施例並無對稱平面。圖4A至圖4D內描述的具體實施例用意在於例示而非限制，並且本發明適用於任何構造，其中第一導電電極區404的軸與第二導電電極區406的邊緣軸被設計成不並行。這與具有並行電極的典型橋接單元不同。在其他示範具體實施例內，利用沿著非直路徑，例如但不受限於Z形路徑、鋸齒路徑、一系列未連接斜線，來蝕刻第一溝渠，以獲得與第二導電電極區406不並行的第一導電電極區404。在其他示範具體實施例內，第二溝渠可在非直路徑內蝕刻，例如但不受限於Z形路徑或弧形周期路徑(curved periodical path)。電極底下可提供至該第一或第二導電電極區的接點，例如在從先前製造步驟中獲得的嵌埋層(buried layer)內。選擇地,所述接點可位於該電極之上,在本發明的製造之後製造。例·如，在第二導電電極區情況下，利用將接點電連接至相鄰電極，使得接點作為該電極本身的延伸。圖5描述示範具體實施例可實施的製造或製造工藝的摘要。在區塊502，通過業界內已知的技術獲得底部接點。然後，在區塊504，沉積可選的絕緣體層，蝕刻一或更多條溝渠，使得所述溝渠的底部露出所述底部接點。在區塊506，沉積導體層。在區塊508，沉積絕緣體以填充該溝渠。在區塊510，利用業界內已知的研磨技術，將該頂端表面磨平。在區塊512，以和區塊504中所蝕刻第一溝渠成一角度來蝕刻一溝渠。在區塊514，沉積薄絕緣體層，接著在區塊516，沉積第二導體材料。在區塊518，利用研磨該表面讓該結構平坦；該研磨露出導體材料。在區塊520，例如GST這類相變材料已沉積，然後在區塊522通過蝕刻被圖案化。圖6例示通過圖5的區塊522中最後蝕刻步驟所獲得的相變材料的示範形狀。在示範具體實施例內，該GST圖案覆蓋單一對電極606、614，覆蓋兩相鄰對電極604、608，覆蓋超過兩對相鄰電極602、610(在垂直方向或水平方向內)及/或覆蓋數對相鄰電極的矩形區域612。這許多構造的用意並不限制本發明範疇，而是可使用其他構造。在示範具體實施例內，該單元的正常運作可包括利用熔化一區然後迅速淬火(quenching)(以製造非晶材料)，或降低電流使得該區在冷卻時結晶(以製造結晶材料)，來製造非晶或結晶區的步驟。其他典型運作為利用充分加熱並且時間夠久，讓結晶產生，轉換某些或所有非晶區而不用熔化。在示範具體實施例內，利用施加足夠大的電信號導致區域熔化，來製造足以建立所要電阻值的非晶材料的數量，則該存儲器單元可編程為特定電阻值。使用該單元的有限元分析(finiteelement analysis),可評估該電信號的峰值。另夕卜，該單元可用脈衝而被編程，該脈衝熔化足夠大區域，緩慢降低至上述峰值，並且突然中斷以將已熔化的相變材料淬火。在示範具體實施例內，該單元的操作模式之前為將結晶區界定成亞光刻區的初始化處理。針對具體實施例的某些製造工藝，可需要在該單元用來儲存數據之前執行初始化處理(例如製造之後)，然後在裝置壽命期間定期執行。圖7為這種初始化處理的示範流程圖。在示範具體實施例內，在製造工藝結尾時，結晶相變材料覆蓋存儲器單元內第一導電電極區404 (例如大部分)以及第二導電電極區406 (例如至少一部分或至少部分上蓋)。為了初始化該單元，在區塊702，建立覆蓋一部分第一導電電極區404的第一非晶材料區。在具體實施例內，該第一非晶區覆蓋該相變材料的大部分區域，包括一部分第一導電電極區404。在某些情況下，該非晶區也可覆蓋一部分第二導電電極區406，但這並非根據本發明示範具體實施例的操作或初始化所需。在示範具體實施例內，利用一開始施加最大電脈衝(其具有大於正常寫入處理所使用的大小(magnitude))來以建立該第一非晶材料區。經由第一導電電極區404與第二導電電極區406的至少其中之一，該電脈衝被施加。在區塊704，利用結晶化一部分該第一非晶材料區，以在該第一非晶材料區內建立一活性結晶材料區。在示範具體實施例內，利用施加小於初始最大電脈衝的電脈衝，來建立該活性結晶材料區。經由第一導電電極區404與第二導電電極區406的至少其中之一，該電脈衝被施加。此刻，該單元初始化並準備使用儲存數據。在區塊706，利用在該活性結晶材料區內建立第二、較小非晶材料區，將數據儲存在該存儲器單元內。在示範具體實施例內，利用施加脈衝來建立該第二非晶材料區，該脈衝比建立該第一非晶區的該第一最大脈衝小，並且其周期(duration)比建立該活性結晶材料區的該第二脈衝要短。
圖7內顯示的處理因為許多原因而具有優點，首先可利用以下的事實相較於大量循環，對於少量循環，驅動電晶體一般能夠驅動更多電流。因此，在系統用於數據儲存之前，可產生單一非常大電流脈衝並且用於儘可能將所述電極上的結晶膜轉成非晶。在遠離兩電極之間鄰近窄絕緣間隙(narrow insluated gap)的峰值溫度區(peaktemperatureregion)的區域內，這大幅降低在電極之間流動的不期望的電流量。其次，該處理允許利用將較大非晶區內的「工作區(workingregion) 」退火(annealing),以產生較小的活性結晶區。該活性結晶區的尺寸可受控制，以便精準建立所要的最小單元電阻，這將是通過該非晶區之外任何結晶材料的外路徑加上通過該活性結晶區的內路徑的並行組合的結果。控制(例如可調整或正在調整)該活性結晶區的尺寸，可精準控制最小單元電阻，並且通過該活性結晶區內固定或可變尺寸的非晶區的建立來儲存數據。在具體實施例內，利用經由這兩個電極其一或二者，施加幅度(amplitude)大於之前所施加的電脈衝幅度及/或周期短於之前所施加的電脈衝周期的電脈衝，以增加該非晶相變材料的體積。在具體實施例內，利用經由這兩個電極其一或二者，施加幅度小於之前所施加的電脈衝幅度及/或周期長於之前所施加的電脈衝周期的電脈衝，以減少該非晶相變材料的體積。在替代示範具體實施例內，該製造工藝設計成所有該相變材料初始都處於該非晶狀態下。在此具體實施例內，並不需要圖7內的區塊702，因為所有都已經是非晶，並且只需要執行圖7內的區塊704就可準備好使用存儲器單元。一旦在該非晶膜內建立結晶區，則利用在該活性結晶區內選擇性建立所要尺寸的第二非晶區，就可儲存數據。圖8A至圖8J描述根據示範具體實施例在基板上製造存儲器單元的製造工藝。該基板可為其上建立其他結構的任何結構。圖8A至圖8J內描述的處理可用於建立圖4A內所描述的並行路徑存儲器單元結構。圖8A描述預處理晶片(pre-processed wafer),其包括四個底部接點802,用於連接至存取裝置；以及絕緣體基板804。在圖8B內，在該預處理晶片內蝕刻第一溝渠。在示範具體實施例內，該第一溝渠在4F中央上為2F-3F寬,其中F代表最小光刻可定義特徵尺寸(minimum lithographicallydefinable feature size),並且2F代表F光刻時代的最小光刻可定義線距(minimumlithographicallydefinable line pitch)(例如 F=35nm,則為 35nm 光刻時代)。在圖SC內，該第一溝渠的底部與側壁都以導體(例如金屬)電鍍，以便供應薄導體電鍍物(thin conductor plating)806o該溝渠側壁上的薄導體電鍍物806厚度決定第一導電電極區404的寬度。在圖8D內，該第一溝渠填入絕緣體填充物(insulator filling) 808,並且研磨或平坦化來去除過多的電鍍物。在圖8E內，縱長溝槽(lengthwise slot)經過蝕刻，以分離該第一溝渠的兩邊。在示範具體實施例內，該縱長溝槽的寬度大約1F。在圖8F內，絕緣體層或絕緣體填充物810沉積在該縱長溝槽內，並且再度研磨或平坦化該結構。在圖8G內，蝕刻一垂直溝渠。在示範具體實施例內，該垂直溝渠的寬度為1F，並且一般在2F或4F中央上重複。請注意，為了簡化起見，所以只顯示一條溝渠。在圖8H內，塗布薄絕緣體塗層812，以定義第一導電電極區404與第二導電電極區406之間的間隙。該溝渠側壁上的薄絕緣體塗層812對應於圖4A內所示的絕緣體層408。在圖81內，該垂直溝渠填入金屬或導體填充物814。導體填充物814對應於第二導電電極區406a。在示範具體實施例內，第二導電電極區406a形成位線402。在示範具體實施例內,研磨導體填充物814來去除該頂端表面上任何多餘物體。在圖8J內，像是GST這類相變材料816沉積在兩電極條(electrode strip)(例如導體填充物814和薄導體電鍍物806)的交叉處。在較佳具體實施例內，相變材料816沉積在整個表面上，然後光刻圖案化並蝕刻，以只露出每第一電極條的一末端(以避免第一電極電連接至超過一個第二電極)，並且也大幅減少該第一電極的覆蓋長度，如此大幅降低遠離該亞光刻絕緣體(其分隔所述第一和第二電極)流動的電流。圖8A至圖8J內描述的製造步驟造成並行路徑存儲器單元結構，其中利用薄絕緣體塗層812(絕緣體層408)，將該條電極(第一導電電極區404)與位線的邊緣(第二導電電極區406a)橫向分隔。在示範具體實施例內，由薄絕緣體塗層812的厚度定義該最小橫向分隔距離。圖9A至圖91描述根據替代示範具體實施例製造存儲器單元的製造工藝。圖9A至圖91內描述的製造工藝可用於建立圖4B內所描述的並行儲存器單元結構。圖9A描述預處理晶片，其包括四個底部接點902，用於連接至存取裝置；以及絕緣體基板904。在圖9B內，在該預處理晶片內蝕刻兩溝渠。每一溝渠都露出四個底部接點902的其中兩個。在圖9C內，執行方向性電極沉積工藝(directional electrodedepositionprocess),以建立單側壁電極(single-side-wall electrode)。如圖9C內所不，所述溝渠的至少頂端、底端與一側上覆蓋薄導體各向異性沉積物(thin conductor anisotropicdeposition) 906。該側壁上的薄導體各向異性沉積物906的厚度決定第一導電電極區404的寬度。在替代具體實施例內，共形沉積工藝(conformal deposition process)之後接著方向性蝕刻製造工藝(從與顯示相反的方向)，以獲得大部分只覆蓋該溝渠的底部與一個
垂直側壁。在圖9D內，該溝渠填入絕緣體填充物908，並且平坦化來去除過多材料。在圖9E內，蝕刻垂直溝渠至絕緣體基板904。在圖9F內，塗布薄共形絕緣體塗層910，以塗滿該頂端表面與該溝渠。薄保形絕緣體塗層910對應於圖4B內描述的絕緣體層408。在圖9G內，塗布薄各向異性導體沉積物912，以塗滿該頂端與該溝渠的至少一側壁。在不範具體實施例內，薄各向異性導體沉積物912的該側壁厚度對應於第二導電電極區406b的厚度。在替代具體實施例內，共形沉積工藝之後接著方向性蝕刻製造工藝(從與顯示相反的方向)，以獲得大部分只覆蓋該溝渠的底部與一個垂直側壁。在圖9H內，該溝渠填入絕緣體填充物914並平坦化。
在圖91內，相變材料916沉積在兩電極條(例如薄各向異性導體沉積物912和薄導體各向異性沉積物906)的交叉處。相變材料916經過光刻圖案化並蝕刻，以露出每一電極條的末端，以避免電連接至第二位線(未顯示)。圖9A至圖91內描述的製造步驟造成並行路徑存儲器單元結構，其中利用薄絕緣體塗層910(絕緣體層408)，將該條電極(第一導電電極區404)與位線的邊緣(第二導電電極區406b)橫向分隔。在示範具體實施例內，由薄絕緣體塗層910的厚度定義該最小橫向分隔距離。此具體實施例相對於圖8內所示方式的優點在於，所有存儲器單元的活性區都在兩方向的固定間距處(通常2F)。此具體實施例的第二優點在於第二電極的薄露出表面，如此減少散熱(如此減少編程電流)。此處所使用的術語僅為說明特定具體實施例之用，並非用於限制本發明。如此處所使用，除非該上下文有明確指示，否則所述單數形式「一」和「該」也包括複數形式。將進一步了解，說明書中使用的「包含」及/或「包括」指明所陳述的特徵、整體、步驟、操作、組件及/或部件的存在，但是不排除還有一個或更多個其他特徵、整體、步驟、操作、組件、部件及/或其群組的存在或添加。在文後權利要求中，所有構件或步驟附加功能的組件的對應結構、材料、行為、與等效物系意欲包括任何結構、材料、或行為，用以執行與如權利要求所詳述的其他請求保護的組件結合的功能。本發明的描述已經為了例示與描述的目的而呈現，但非要將本發明窮盡於或限制在所公開的形式中。在不脫離本發明的範疇與精神的前提下，本領域普通技術人員將了解許多修正例以及變化例。具體實施例經過選擇與說明來最佳闡述本發明原理及實際應用，並且讓其他本領域技術人員了解本發明有多種修正以適合所考慮特定用途的多種具體實施例。上述的方法用於集成電路晶片的製造。產生的集成電路晶片可由製造者以原始晶片形式(raw wafer form)(也就是具有多個未封裝晶片的單一晶片)、作為裸管芯(bare die)或已封裝形式來散布。在後者案例中，晶片安置在單晶片封裝體內(像是塑料載體(plastic carrier),具有引腳(lead)固定至主板或其他更高層載體)，或安置在多晶片封裝體內(像是具有表面互連(surface interconnection)或埋藏互連(buriedinterconnection)任一或兩者兼具的陶瓷載體)。然後在任何情況下，晶片與其他晶片、離散電路組件以及/或其他信號處理裝置整合成為(a)中間產品(像是主板)，或(b)末端產品的一部分。最終產品可為包括集成電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其它輸入設備以及中央處理器的先進計算機產品。圖10顯示例如在半導體集成電路IC邏輯設計、仿真、測試、布局(layout)以及製造中所使用的示範設計流程1000的方塊圖。設計流程1000包括用於處理設計結構或裝置的製造工藝、機器及/或機構，來產生上述以及圖4A至圖4D、圖6、圖81和圖91所示設計結構及/或裝置的邏輯上或其他功能上的等效代表(equivalentrepresentation)。由設計流程1000處理及/或產生的設計結構可編碼於機器可讀取傳輸或儲存介質上，以包括數據及/或指令，其在數據處理系統上執行或處理時，產生硬體組件、電路、裝置或系統的邏輯上、結構上、機構上或功能上的等效代表。機器包括但不受限於IC設計製造工藝中使用的任何機器，像是設計、製造或仿真電路、組件、裝置或系統。例如機器可包括光刻機器、產生掩模的機器及/或設備(例如電子束寫入器)、仿真設計結構的計算機或設備、用於製造或測試處理的任何裝置，或用於將設計結構的功能上的等效代表編程至任何介質(medium)的任何機器(例如用於編程可編程門陣列(programmablegate array)的機器)。·設計流程1000可根據所設計的代表類型而變。例如，建立應用專屬集成電路(application specific IC, ASIC)的設計流程1000與設計標準部件的設計流程1000不同，或與將設計實現成可編程陣列，例如Altera inc.或Xilinx⑩〗nc.供應的可編程門陣列(programmable gatearray, PGA)或場可編程門陣列(field programmable gatearray, FPGA)的設計流程1000不同。圖10例示多種這樣的設計結構,包括最好由設計處理(designprocess) 1010所處理的輸入設計結構(input design structure) 1020。設計結構1020為設計處理1010所產生並處理的邏輯仿真設計結構(logical simulation design structure),來產生硬體裝置的邏輯上等效功能代表(logically equivalent functional representation)。設計結構1020也可或另外包含數據及/或程序指令，其由設計處理1010處理時，產生硬體裝置的實體結構的功能代表。不論代表功能的及/或結構的設計特徵(design feature),利用核心開發者/設計者所實施的電子計算機輔助設計(electronic computer-aideddesign, ECAD)可產生設計結構1020。當設計結構1020編碼在機器可讀取數據傳輸(machine-readabledata transmission)、門陣列(gate array)或儲存介質(storagemedium)上後，設計結構1020可由設計處理1010內一個或更多個硬體及/或軟體模塊存取與處理，以仿真或功能性代表電子部件、電路、電子或邏輯模塊、設備、裝置或系統，像是圖4A至圖4D、圖81和圖91內所示的那些。如此，設計結構1020可包含檔案或其他數據結構，其包括人及/或機器可讀取原始碼(source code)、編譯過的結構及計算機可執行代碼結構，其由設計或仿真數據處理系統處理時，功能性仿真或代表電路或者其他硬體邏輯設計層次。這種數據結構可包括硬體描述語言(hardware-description language,HDL)設計實體或符合及/或兼容於像是Verilog和VHDL這類低階HDL設計語言，及/或像是C或C++這類較高階設計語言的其他數據結構。設計處理1010較佳運用和合併硬體及/或軟體模塊，用於合成、轉譯或處理圖4A至圖4D、圖6、圖81和圖91內所示部件、電路、裝置或邏輯結構的設計/仿真功能等效物，以產生內含像是設計結構1020這類設計結構的網表(netlist) 1080。網表1080可包含例如，代表配線清單、分散部件、邏輯門、控制電路、I/o裝置、模型等的編譯或處理數據結構，其說明在集成電路設計中對其他組件與電路的連接。網表1080可使用遞歸處理(iterativeprocess)而被綜合，其中網表1080根據裝置的設計規格與參數重新合成一或更多次。如此處所述的其他設計結構類型，網表1080可被記錄在機器可讀取數據儲存介質上，或編程至可編程門陣列(programable gate array)內。該介質可為非易失性儲存介質,像是磁性或光學驅動器、可編程門陣列、CF卡(compactflash)或其他快閃記憶體。此外，或替代地，介質可為系統或高速緩存、緩衝區空間或電或光學傳導裝置及材料，其上數據封包可通過網際網路或其他網絡合適方式被傳輸和中間儲存。設計處理1010可包括處理許多輸入數據結構類型(包括網表1080)的硬體與軟體模塊。這種數據結構類型可位於，例如，連結庫組件(library element) 1030內並且包括一組常用組件、電路和裝置，其包括模型、布局與符號表示，用於給定的製造技術(例如不同技術節點，32nm、45nm、100nm等)。數據結構類型可進一步包括設計規格1040、特徵數據1050、確認數據1060、設計規則1070以及測試數據文件1085，該文件可包括輸入測試樣式、輸出測試結果以及其他測試信息。設計處理1010可進一步包括，例如，標準機械設計處理， 像是應力分析、熱分析、機械事件模擬、操作處理模擬，所述操作例如是鑄造(casting)、模 造(molding)以及壓模成形(die press forming)等。機械設計領域的普通技術人員可在不偏離本發明範疇與精神之下了解，設計處理1010內所使用機械設計工具和應用的可能範圍。設計處理1010也可包括用於執行標準電路設計處理,像定時分析(time analysis)、確認、設計規則檢查、地點與路由操作(route operation)等的模塊。設計處理1010運用並且合併像是HDL編譯程序與仿真模型建立工具這類邏輯與實體設計工具，以將設計結構1020和某些或全部描述的支持數據結構搭配任何額外機械設計或數據(若適用)一起處理，來產生第二設計結構1090。設計結構1090以用於機械裝置與結構的數據交換的數據格式(data format)(例如以IGES (初始圖片交換規格)、DXF(繪圖交換格式)、Parasolid XT, JT, DRG (數字光柵圖形)或其他適合用來儲存或呈現這種機械設計結構的任何格式而儲存的信息)，而位於儲存介質或可編程門陣列內。設計結構1090類似於設計結構1020，較佳包含位於傳輸或數據儲存介質內的一個或更多個檔案、數據結構或其他計算機編碼數據或指令，其在由ECAD系統處理過後，產生圖4A至圖4D、圖6、圖81和圖91內所示一個或更多個本發明具體實施例的邏輯性或功能性等效樣式。在一個具體實施例內，設計結構1090可包含功能上仿真圖4A至圖4D、圖6、圖81和圖91內所示裝置的已編譯、可執行的HDL仿真模型。設計結構1090也可運用用於集成電路布局數據交換的數據格式及/或符號數據格式(例如以⑶SII (⑶S2，圖形資料庫系統II)、GL1、0ASIS(開放藝術系統互換標準)、地圖文件(map file)或其他適合用來儲存這種設計數據結構的任何格式而儲存的信息)。設計結構1090可包含一些信息，像是例如符號數據、地圖文件、測試數據文件、設計內容文件、製造數據、布局參數、線路、金屬層次、通孔、形狀、通過製造線的路由數據，以及製造者或其他設計者/開發者生產上述以及圖4A至圖4D、圖6、圖81和圖91內所示裝置或結構所需的任何其他數據。然後設計結構1090前往階段1095，在此，例如，設計結構1090 :進行投片(tape-out)、開始製造、送至光罩室、送至其他設計室、送回給客戶等。以下通過參考根據本發明具體實施例的方法的流程圖及/或方塊圖、設備(系統)和電腦程式產品來描述本發明的方面。應當理解，流程圖及/或方塊圖中的每一方塊以及流程圖及/或方塊圖中方塊的組合都可由電腦程式指令來實施。這些電腦程式指令可提供給通用計算機、專用計算機或其他可編程數據處理設備的處理器，來產生機器，使得通過計算機或其他可編程數據處理設備的處理器所執行的指令，產生用於實施流程圖及/或方塊圖中方塊所指定功能/動作的裝置。附圖內的流程圖和方塊圖說明根據本發明許多具體實施例的系統、方法和電腦程式產品可能實施的架構、功能和操作。如此，流程圖或方塊圖內每一方塊都可代表模塊、區段或程序代碼部分，這程序代碼部分可包含一個或更多個可執行指令來實施特定邏輯功能。還應該注意，在某些替代實施當中，方塊內提到的功能可以不依照附圖內順序來執行。例如兩連續顯示的方塊實際上可同時執行，或有時可顛倒順序執行，這取決於所牽涉到的功能。還應該注意，使用執行特殊功能或動作的專用的基於硬體的系統，或者專用硬體與計算機指令的組合，以實施方塊圖及/或流程圖的每一方塊以及方塊圖及/或流程圖內方塊 的組合。
權利要求
1.一種集成電子存儲器單元設備，具有實質上平坦表面，包含 第一導電電極區，所述第一導電電極區的長度大於其寬度，並且具有與所述長度對準的軸； 第二導電電極區，具有與所述第一導電電極區的所述軸成角度的邊緣；以及 絕緣體區，在所述第一導電電極區的末端與所述第二導電電極區的所述邊緣之間提供橫向分隔距離，所述絕緣體區包括絕緣體膜的至少一部分，並且所述橫向分隔距離根據所述絕緣體膜的所述厚度而定。
2.如權利要求I的設備，其中所述第一導電電極區的所述寬度根據第一沉積材料層的厚度而定。
3.如權利要求2的設備，其中所述第一沉積材料層為鈦、鎢、氮化鈦以及氮化鈦鋁的其中之一。
4.如權利要求I一 3中任一項的設備，還包含儲存材料的層，其至少部分覆蓋所述第一導電電極區和所述第二導電電極區。
5.如權利要求4的設備，其中所述儲存材料為相變材料。
6.如權利要求4或5的設備，其中儲存材料的所述層被圖案化。
7.如權利要求I一 6中任一項的設備，其中所述角度實質上為直角。
8.如權利要求I一 6中任一項的設備，其中所述角度介於20度與80度之間。
9.一種操作相變存儲器的方法，所述方法包含 初始化存儲器單元，所述存儲器單元包含第一導電電極，所述第一導電電極的長度大於其寬度，並具有對準所述長度的軸；第二導電電極，其具有與所述第一導電電極的所述軸成角度的邊緣；絕緣體，於所述第一導電電極的末端與所述第二導電電極的所述邊緣之間提供分隔距離；以及相變材料，其覆蓋大部分所述第一導電電極與至少一部分所述第二導電電極，上述初始化包含 在所述相變材料內建立第一非晶材料區，所述第一非晶材料區覆蓋所述相變材料的大部分面積； 利用結晶化一部分所述第一非晶材料區，而在所述第一非晶材料區內建立活性結晶材料區；以及 利用在所述活性結晶材料區內建立第二非晶材料區，而將信息儲存在所述存儲器單元內。
10.如權利要求9的方法，還包含 將大於後續所施加的電脈衝的電脈衝施加於所述存儲器單元，其中通過所述第一導電電極與所述第二導電電極的至少其中之一施加所述電脈衝。
11.如權利要求9或10的方法，其中初始化存儲器單元的步驟包括初始化單電平單元的步驟。
12.如權利要求9或10的方法，其中初始化存儲器單元的步驟包括初始化多電平單元的步驟。
13.如權利要求9一 12中任一項的方法，其中在所述第一非晶材料區內建立活性結晶材料區的步驟進一步包含調整所述活性結晶材料區的尺寸以獲得指定的單元電阻。
14.如權利要求9一 13中任一項的操作相變存儲器的方法，所述方法還包含使用一個或更多個電脈衝，改變相變材料內的非晶材料區的尺寸。
15.如權利要求14的方法，其中 改變非晶相變材料區的尺寸包括通過施加第一電脈衝增加所述尺寸，其中通過所述第一導電電極與所述第二導電電極的至少其中之一施加所述第一電脈衝，所述第一電脈衝具有以下的至少之一大於之前所施加的電脈衝幅度的幅度；以及短於之前所施加的電脈衝周期的周期。
16.如權利要求14或15的方法，其中 改變非晶相變材料區的尺寸包括通過施加第二電脈衝於所述存儲器單元減少所述尺寸，其中通過所述第一導電電極和所述第二導電電極的至少其中之一施加所述第二電脈衝，所述第二電脈衝具有以下的至少之一小於所述之前所施加的電脈衝幅度的幅度，以及長於所述之前所施加的電脈衝周期的周期。
17.一種在基板上製造相變存儲器單元的方法，所述方法包含 在所述基板內蝕刻第一溝渠； 在所述第一溝渠內沉積第一導體層； 在所述第一溝渠內的所述第一導體層之上沉積第一絕緣體層； 在所述基板內與所述第一溝渠成角度地蝕刻第二溝渠，； 在所述第二溝渠內沉積第二絕緣體層； 在所述第二溝渠內的所述第二絕緣體層之上沉積第二導體層；以及 沉積相變材料，所述相變材料與所述第一導體層和所述第二導體層接觸。
18.如權利要求17的方法，其中所述基板為晶片，包括用於提供至所述相變存儲器單元的接入的底部接點，並且其中在所述基板內蝕刻第一溝渠的步驟露出所述底部接點。
19.如權利要求17或18的方法，包括蝕刻第一溝渠或第二溝渠的步驟，其中所述第一溝渠與所述第二溝渠的至少其中之一不直。
20.如權利要求17- 19中任一項的方法，包括沉積第一絕緣體層的步驟，其中所述第一絕緣體層填充所述第一溝渠。
21.如權利要求17- 20中任一項的方法，包括沉積第二導體層的步驟，其中所述第二導體層填充所述第二溝渠。
22.如權利要求17- 21中任一項的方法，包括沉積第二導體層的步驟，其中所述第二導體層不填充所述第二溝渠，並且所述方法還包括在所述第二溝渠中沉積第三絕緣體層以填充所述第二溝渠。
23.一種在機器可讀取介質內實質具體實施的設計結構，用於設計、製造或測試集成電路，所述設計結構具有實質上平坦表面，所述設計結構包括 第一導電電極區，所述第一導電電極區的長度大於其寬度，並且具有與所述長度對準的軸； 第二導電電極區，具有與所述第一導電電極區的所述軸成角度的邊緣；以及 絕緣體區，在所述第一導電電極區的末端與所述第二導電電極區的所述邊緣之間提供橫向分隔距離，所述絕緣體區包括絕緣體膜的至少一部分，並且所述橫向分隔距離根據所述絕緣體膜的所述厚度而定。
24.如權利要求23的設計結構，還包含儲存材料的層，其至少部分覆蓋所述第一導電電極和所述第二導電電極。
25.如權利要求24的設計結構，其中所述儲存材料為相變材料。
26.一種電腦程式，包括儲存在計算機可讀介質上的電腦程式代碼，所述電腦程式代碼當被加載到計算機系統中並於其上執行時，使得所述計算機系統執行根據權利要求9-16中的任一項的方法的所有步驟。
全文摘要
一種具有並行電路徑的平面相變存儲器單元。該存儲器單元包括第一導電電極區，第一導電電極區的長度大於其寬度，並具有與該長度對準的軸。該存儲器單元還包括第二導電電極區，第二導電電極區具有與該第一導電電極區的該軸成一角度的邊緣。該存儲器單元另包括絕緣體區，其在該第一導電電極區的末端與該第二導電電極區的該邊緣之間提供橫向分隔距離，該絕緣體區包括絕緣體膜的至少一部分，並且該橫向分隔距離根據該絕緣體膜的厚度而定。
文檔編號H01L45/00GK102918675SQ201180025517
公開日2013年2月6日 申請日期2011年6月24日 優先權日2010年6月25日
發明者J·P·卡裡迪斯, M·M·弗蘭西斯奇尼 申請人:國際商業機器公司