具有電晶體區域互連的半導體設備的製作方法
2023-05-21 12:42:21 4
專利名稱：具有電晶體區域互連的半導體設備的製作方法
技術領域：
本發明一般相關於半導體設備，特別是關於在半導體設備中電晶體之間的區域互連。
背景技術：
隨著半導體設備的尺寸持續縮小，建立例如掃描D正反器(scan-Dflip flop)及多任務器的標準電路組件庫(standard cell library)變得更加困難。在20納米節點(20nm node)特別是如此，其中，光刻技術的限制導致標準電路組件庫設備的比例縮放(scaling)的缺乏。對標準電路組件庫設備的比例縮放而言，電晶體的交叉耦合為關鍵的。在沒有交叉耦合的情形下，邏輯縮放(logic scaling)會佔用半導體設備的更多面積。此夕卜，使用標準金屬層的傳統交叉耦合亦會佔用大量的面積。此些狀況的任一者明顯地為不想要的，將導致較大的半導體設備或在半導體設備中較少的功能性。因此，在不依靠標準金屬層來製造標準電路組件庫設備的情形下，希望提供電晶體的交叉耦合而節省半導體設備的面積。此外，由後續的實施方式及附加的權利要求，結合附加圖式與本背景技術，本發明的其它所欲的特徵及特點將變得顯而易見。
發明內容
本發明提供一種用於實施至少一個邏輯組件的半導體設備。在本發明的一實施例中，該半導體設備包含半導體基板，該半導體基板上形成有第一電晶體及第二電晶體。各該電晶體包括源極、漏極與柵極。CA層電性連接至該第一電晶體的源極或漏極中的至少一個。CB層電性連接至該等電晶體中的該等柵極的至少一個及該CA層。在本發明的另一實施例中，該半導體設備包含半導體基板，該半導體基板上形成有第一電晶體、第二電晶體及第三電晶體。該等電晶體從該第一電晶體至該第三電晶體連續地設置。各該電晶體包括源極、漏極與柵極。第一 CB層電性連接至該第一電晶體的柵極。第二 CB層電性連接至該第三電晶體的柵極。CA層電性連接至該第一 CB層及該第二 CB層，並與該第二電晶體的柵極電性絕緣。
以下將結合下列附圖描述本發明，其中相同的組件符號表示相同的組件，且圖1為半導體設備的一部分的剖面側視圖；圖2為顯示電晶體的柵極、各種區域互連層及溝槽矽化物層的該半導體設備的一個實施例的上視圖；圖3為顯示設置於該電晶體的柵極及各種區域互連層上方的金屬層的該半導體設備的另一實施例的上視圖；圖4為該半導體設備的第一實施例的一部分的上視圖；圖5為該半導體設備的第二實施例的一部分的上視圖6為該半導體設備的第四實施例的一部分的上視圖；圖7為依據圖6中所示的線段7-7的該半導體設備的第四實施例的剖面側視圖；圖8為該半導體設備的第五實施例的一部分的上視圖；圖9為該半導體設備的第六實施例的一部分的上視圖；以及圖10為依據圖2中所示的線段10-10的該半導體設備的第七實施例的一部分的側視圖。主要組件符號說明20 半導體設備22 半導體基板、基板24 電晶體24a第一電晶體24b第二電晶體24c第三電晶體24d第四電晶體26 源極26a第一電晶體的源極26b第二電晶體的源極28 漏極28a第一電晶體的漏極28b第二電晶體的漏極30 柵極30a第一電晶體的柵極30b第二電晶體的柵極30c第三電晶體的柵極30d第四電晶體的柵極31 線性條31a第一線性條31b第二線性條32 間隙33 金屬層34 CA層、區域互連層、第一區域互連層34a 第一 CA 層36 CB層、區域互連層、第二區域互連層36a 第一 CB 層36b 第二 CB 層37 溝槽矽化物層38 貫孔40 CA層的第一端42 CA層的第二端
44CA層的中心44絕緣層46CB 層的一端48第二 CA 層。
具體實施例方式下列的本發明的實施方式本質上僅為範例，並不欲限制本發明或本發明的應用與使用。再者，並非意圖受前述的本發明的背景技術或以下所述的本發明的實施方式中所出現的理論的限制。參照附圖，顯示並描述半導體設備20，於該附圖中，相同的組件符號表示貫徹各個視圖中相似的部件。如本技術領域的技術人員所熟知的，該半導體設備20可為集成電路(不分開編號)的一部分。參照圖1，該半導體設備20包含半導體基板22。該半導體設備20包含多個電晶體24。具體而言,於本實施例中，該電晶體24為場效電晶體(FET),且更具體而言，為金氧半場效電晶體(MOSFET)。各該電晶體24包含源極26、漏極28與柵極30。該源極26與漏極28使用本領域的技術人員所熟知的技術形成於該半導體基板22中及/或該半導體基板22上。於本實施例中，該源極26與漏極28形成為凸起的(raised)源極26與漏極28，亦即，至少一部分的該源極26與漏極28形成於該半導體基板22上方。在圖1所示的組構中，該凸起的源極26與漏極28在該基板22上方各自延伸約15nm。然而，可替換地實現其它尺寸。可使用本領域的技術人員所理解的嵌入式娃鍺(embedded silicongermanium, eSiGe)技術來形成該凸起的源極26與漏極28。當然,可實施其它技術來形成該凸起的源極26與漏極28。再者，在其它實施例中(未圖標)，該源極26與漏極28可不凸起於該基板22上方。該柵極30使用本領域的技術人員所熟知的技術典型地形成於該基板22上方。於本實施例中，主要以通常也稱為polysilicon或簡稱為PolySi的多晶娃(polycrystallinesilicon)形成該柵極30，設置於該基板22上方。然而，該柵極30亦可由其它材料所形成，例如，高K材料。在圖1所示的組構中，該柵極30在該基板22上方延伸約35nm。然而，可替換地實現用於該柵極30的其它尺寸。如參考圖2可見的，該柵極30形成為大致彼此平行的線性條(linear strip) 31。在該線性條31中，可形成間隙(gap)32以使一個以上的電晶體30可沿各線性條31縱向地設置。可使用本領域的技術人員已輕易理解的切割屏蔽(cut mask)技術來形成該等間隙32。參照圖1及圖 3，如本領域的技術人員所理解的，該半導體設備20包含設置於該電晶體24的該源極26、漏極28與柵極30上方的至少一個金屬層33。該金屬層33幫助該設備20的各種邏輯組件之間以及該設備20的其它邏輯組件與該設備20之外的其它系統的電性連通。亦如本領域的技術人員了解的，該金屬層33通常地被標示並稱為Ml、M2等等。在圖1所示的組構中，於該基板22上方約165nm處設置一個金屬層33。然而，可替換地實現用於該金屬層33的其它距離或尺寸。該半導體設備20還包含至少一個區域互連層(localinterconnect layer) 34>36以選擇性地將該電晶體24的該源極26、漏極28與柵極30和其它電晶體24的該源極26、漏極28與柵極30連接。該至少一個區域互連層34、36亦選擇性地連接至該至少一個金屬層33。該至少一個區域互連層34、36設置於該至少一個金屬層33及該基板22之間。換句話說，該金屬層33設置於該至少一個區域互連層34、36相對於該基板22的上方。該至少一個區域互連層34、36於本實施例中主要是以鎢形成。於其它實施例中，該至少一個區域互連層34、36主要是以銅形成。然而，該區域互連層34、36可以由其它元素或化合物形成或包含其它元素或化合物。顯示該至少一個區域互連層34、36的不同形狀、排列及電性連接的該半導體設備20的各種實施例顯示於各種圖式中並於以下進行描述。第一區域互連層34於此處稱為CA層34，且第二區域互連層36於此處稱為CB層36。當然，在該半導體設備20中，可實施多個CA層34及多個CB層36，且亦可實施其它區域互連層(未圖標)。典型地，該CA層34電性連接至源極26或漏極28，同時該CB層36電性連接至柵極30。然而，此典型的組構毫無疑問地不應被視為限制。事實上，在下述的一些實施例中，CA層34及/或CB層36可不與源極26、漏極28或門極30連接。於本實施例中使用該CA及CB層34、36可利用來製造各種標準電路組件，例如，舉例而言，掃描D正反器(scan-D flip-flop)。在習知技術中，典型地使用金屬層來提供用於掃描D正反器的連接。藉由使用該CA及CB層34、36，其相比於該典型的金屬層是設置成較接近該基板，產生的掃描D正反器相比於現有技術設備具有縮小的面積。該半導體設備20還可包含一個或多個溝槽娃化物層(trenchsi Iicidelayer) 37。該溝槽矽化物層37可被利用來將該電晶體24的該源極26及/或漏極28電性連接至該CA或CB層34、36中的一個(典型地為該CA層)，如圖1所示。如此一來，該溝槽矽化物層37被夾於該CA或CB層34、36中的一個以及該電晶體24的該源極26或該漏極28中的至少一個之間。藉由在介電層(未圖標)中切割溝槽(未分別編號)至該基板22的深度，再以矽化物材料填充該溝槽以形成該溝槽矽化物層37。舉例而言，該矽化物材料可為金屬，例如鎳、鈷或鎢。顯示於圖1的組構的該溝槽矽化物層37具有約50nm的高度。圖1的該CA層34是由該溝槽矽化物層37所支持並具有約40nm的高度。圖1的該CB層36具有約70nm的高度。圖1的該CA層34及該CB層36 —般相對於該基板22為彼此齊平的。再者，如在圖1中可見的，本實施例中的該CA及CB層34、36並未於該基板22上方延伸超過105nm。當然，依據任意數量的因素，在其它實施例中，該溝槽矽化物層37、該CA層34及該CB層36的高度及尺寸可不相同。該半導體設備20可包含多個貫孔(via) 38以選擇性地提供該CA或CB層34、36與該至少一個金屬層33之間的電性連接。因此，該等貫孔中的一個可設置於該至少一個金屬層33及該CA或CB層34、36中的一個之間。該貫孔38主要以金屬形成，例如，銅。然而，其它金屬或導電性材料亦可適用。圖1的該貫孔38具有約60nm的高度。在第一實施例中，如圖4所示，該半導體設備20包含至少第一電晶體24a以及第二電晶體24b。該半導體設備20包含CA層34及CB層36。該CA層34電性連接至該電晶體24a的該源極26a或該漏極28a中的至少一個。該CB層36電性連接至該等電晶體24a、24b的該等柵極30中的至少一個。根據特定的應用，該CB層36可電性連接至該等電晶體24a,24b的該等柵極30 二個。該CA及CB層34、36亦彼此電性連接。在該第一實施例中，該CA層34於第一端40與第二端42之間延伸。該CB層36大致設置於該CA層34的二端40、42之間的中心44。更特別的是，該CB層36的一端46大致設置於該CA層34的中心44。如此一來，當由上方往下看時，該CA及CB層34、36形成長的T形。該半導體設備20的第二實施例實質地與該第一實施例類似，但進一步包含設置於該CA層34與該第一電晶體24a的該源極26或該漏極28中的至少一個之間的溝槽矽化物層37。此等設置可再度參考圖1。在第三實施例中，如圖5所示，該半導體設備20包含至少該第一電晶體24a以及該第二電晶體24b。該半導體設備20包含第一 CA層34a及CB層36。該第一 CA層34a電性連接至該電晶體24a的該源極26a或該漏極28a中的至少一個。該CB層36電性連接至該等電晶體24a、24b的該等柵極30a、30b中的至少一個。根據特定的應用，該CB層36可電性連接至該等電晶體24a、24b的該等柵極30a、30b 二個。該CA及CB層34、36亦彼此電性連接。在該第三實施例中，如同該第一實施例，該CA層34於該第一端40與該第二端42之間延伸。然而，在第三實施例中，該CB層36設置成鄰接該二端40、42中的一個。如此一來，當由上方往下看時，該CA及CB層34、36形成長的L形。該第三實施例的長的L形使該CB層36能夠被設置成遠離第二 CA層48，以避免該CB層36及該第二 CA層48之間的電性導通。參考第6及7圖，該半導體設備20的第四實施例包含形成在該基板22上的第一電晶體24a、第二電晶體24b及第三電晶體24c。該等電晶體24從該第一電晶體24a至該第三電晶體24c連續地設置。該設備20還可包含第四電晶體24d，其中，該等電晶體24從該第一電晶體24a至該第四電晶體24d連續地設置。第一 CB層36a電性連接至該第一電晶體24a的柵極30a，且第二 CB層36b電性連接至該第三電晶體24c的柵極30c。CA層34將該第一 CB層36a及該第二 CB層36b彼此電性連接。如此一來，第一電晶體24a的柵極30及該第三電晶體24c的柵極30c通過該等CB層36a、36b及該CA層34彼此電性連接。該CA層34與該第二電晶體24b的柵極30b電性絕緣。如此一來，該CA層34形成跨過該第二電晶體24b的柵極30b的電橋(bridge)或跨接線(jumper)。一個或多個絕緣層44可被夾在該CA層34及該第二電晶體24b的柵極30b之間。該一個或多個絕緣層44亦可被夾在該CA層36及該基板22之間。依據特定的邏輯組件需求，該第二 CB層36b亦可電性連接至該第四電晶體24d的柵極30。再者，該CA層34亦可電性連接至該等電晶體24a、24b、24c其中一個的該源極26或漏極28的至少一個。如第6及7圖所示，該CA層34及該等CB層36a、36b相對於該基板22地設置於該等電晶體24a、24b、24c、24d的柵極30上方。在第五實施例中，該半導體設備20包含具有第一電晶體24a以及第二電晶體24b設置於其上的半導體基板22，如圖8所示。第一 CB層36a電性連接至該第一電晶體24a的柵極30a，而第二 CB層36b電性連接至該第二電晶體24b的柵極30a。CA層34於該第一端40與該第二端42之間縱向延伸。該第一 CB層36a鄰接該CA層34的第一端40而電性連接至該CA層34。該第二 CB層36b鄰接該CA層34的第二端42而電性連接至該CA層34。該第一電晶體24a的柵極30a縱向地延伸作為第一線性條31a的一部分，且該第二電晶體24b的柵極30b縱向地延伸作為第二線性條31b的一部分。該第一及第二線性條31a、31b大致彼此平行且彼此間隔開。該CA層34大致垂直於該第一及第二 CB層36a、36b。如此一來，該CA層34大致平行於該等線性條31a、31b而延伸，且設置於該等線性條31a、31b之間。因此，當由上方往下看時，該CA層34及該等CB層36a、36b —起形成鋸齒(zig-zag)或大致為S型。該第五實施例的該半導體設備20還可包含第三電晶體24c及第四電晶體24d。該第三電晶體24c的柵極30c縱向地延伸作為第一線性條31a的一部分，而該第四電晶體24d的柵極30d縱向地延伸作為第二線性條31b的一部分。間隙32將該第一電晶體24a的柵極30a與該第三電晶體24c的柵極30c分開，且將該第二電晶體24b的柵極30與該第四電晶體24d的柵極30分開。如此一來，該第一及第二電晶體24a、24b的該等柵極30與彼此成對角線，且該CA層34延伸橫過該間隙32。在第六實施例中，如圖9所示，該半導體設備20包含具有第一電晶體24a以及第二電晶體24b設置於其上的半導體基板22。該第一及第二電晶體24a、24b的該等柵極30a、30b縱向地延伸且大致彼此平行。該第一柵極30a形成為第一線性條31a的一部分，而該第二柵極30b形成為第二線性條31b的一部分。單一 CB層36電性連接至該第一及第二電晶體24a、24b的該等柵極30 二個。該等電晶體24a、24b的柵極30a、30b可能並不彼此直接鄰接。如此一來，該CB層36形成鋸齒形以電性連接該等電晶體24a、24b 二個。特別地，如圖9所示，該半導體設備20包含第三電晶體24c以及第四電晶體24d。該第三電晶體24c的柵極30c縱向地延伸作為第一線性條31a的一部分，而該第四電晶體24d的柵極30d縱向地延伸作為第二線性條31b的一部分。第一間隙32a將該第一電晶體24a的柵極30a與該第三電晶體24c的柵極30c分開。第二間隙32b將該第二電晶體24b的柵極30b與該第四電晶體24d的柵極30d分開。第六實施例的該間隙32a、32b彼此並未對齊。參考第2及10圖，第七實施例的該半導體設備20包含第一電晶體24a及第二電晶體24b。溝槽矽化物層37將該電晶體24a的該源極26a或該漏極28a電性連接至該電晶體24b的該源極26b或該漏極28b。特別地，圖10顯示該第一電晶體24a為η型FET且該第二電晶體24b為P型FET，並且該等電晶體24a、24b的該凸起漏極28a、28b通過該溝槽矽化物層37彼此電性連接。該第一電晶體24a的柵極30a及該第二電晶體24b的柵極30b由共同線性條31所形成。如此一來，該等柵極30a、30b相對於彼此線性延伸。該溝槽矽化物層37設置於該等柵極30a、30b的一端。S卩，該溝槽矽化物層37並未橫跨過該等柵極30a、30b或該共同線性條31，但仍然電性連接該等電晶體24a、24b的漏極28a、28b。換句話說，該溝槽矽化物層37不需要橫過由該線性條31所形成的「多晶矽邊界」(poly boundary)。此配置可被使用來製造掃描D正反器。所產生的掃描D正反器相比於現有技術設備具有縮小的面積。當然，如本領域的技術人員所了解的，此配置可被使用來製造不同於掃描D正反器的邏輯設備。第七實施例的該半導體設備20亦可包含電性連接至該等電晶體24a及24b的各柵極30a、30b的單邊接觸(single-sided contact)(未圖標)。藉由使用單邊接觸(亦即，未延伸過該柵極30a、30b的全部寬度的接觸)，減少了該溝槽矽化物層37與該等柵極30a、30b之間的介電層崩潰(dielectric breakdown)的風險。雖然於上述詳細說明中已至少呈現了一個範例實施例，但應了解該範例實施例存在有廣泛的變化。亦應了解範例實施例或多個範例實施例僅作為例子，而並不欲以任何方式限制本發明的範圍、應用性或組構。反之，上述詳細說明為本領域的技術人員提供了實施此範例實施例或多個範例實施例的方便指引。應了解到在功能上或組件配置上能作各種改變而不會偏離附加權利要求中提出的本發明與其法定等效者的範疇。
權利要求
1.一種半導體設備，包括: 半導體基板； 第一電晶體及第二電晶體，形成於該半導體基板上； 各該電晶體包括源極、漏極與柵極； CA層，電性連接至該第一電晶體的該源極或該漏極中的至少一個；以及 CB層，電性連接至該等電晶體的該等柵極中的至少一個及該CA層。
2.根據權利要求1所述的半導體設備，其中，該CB層電性連接至該等電晶體的該等柵極的二個。
3.根據權利要求1所述的半導體設備，其中，該CA層於第一端與第二端之間延伸，且其中，該CB層設置於該CA層的該等端之間的中心。
4.根據權利要求1所述的半導體設備，其中，該CA層於第一端與第二端之間延伸，且其中，該CB層設置成鄰接該CA層的該等端的一個。
5.根據權利要求1所述的半導體設備，還包括溝槽矽化物層，夾於該CA層及該第一電晶體的該源極或該漏極的該至少一個之間，以電性連接該CA層及該第一電晶體的該源極或該漏極的該至少一個。
6.根據權利要求1所述的半導體設備，其中，該CA層及該CB層各包括鎢。
7.根據權利要求1所述的半導體設備，其中，該CA層及該CB層各包括銅。
8.根據權利要求 1所述的半導體設備，還包括金屬層，相對於該基板而設置於該CA層及該CB層上方。
9.根據權利要求8所述的半導體設備，還包括至少一個貫孔，將該CA層及該CB層的至少一個電性連接至該金屬層。
10.一種半導體設備，包括: 半導體基板； 第一電晶體、第二電晶體及第三電晶體，形成於該基板上且從該第一電晶體至該第三電晶體連續地設置； 各該電晶體包括源極、漏極與柵極； 第一 CB層，電性連接至該第一電晶體的該柵極； 第二 CB層，電性連接至該第三電晶體的該柵極；以及 CA層，電性連接至該第一 CB層及該第二 CB層，並與該第二電晶體的該柵極電性絕緣。
11.根據權利要求10所述的半導體設備，其中，該CA層電性連接至該等電晶體的其中一個的該源極或該漏極的一個。
12.根據權利要求10所述的半導體設備，還包括第四電晶體，該第四電晶體包括形成於該基板上的源極、漏極與柵極，其中，該等電晶體從該第一電晶體至該第四電晶體連續地設置。
13.根據權利要求12所述的半導體設備，其中，該第二CB層電性連接至該第四電晶體的該柵極。
14.根據權利要求10所述的半導體設備，其中，該CA層及該等CB層相對於該基板而設置於該等電晶體的該等柵極上方。
15.根據權利要求14所述的半導體設備，還包括金屬層，相對於該基板而設置於該等CA層及該CB層的至少一個上方。
16.根據權利要求15所述的半導體設備，還包括至少一個貫孔，將該金屬層電性連接至該至少一個CA層及該CB層的至少一個。
17.根據權利要求10所述的··半導體設備，其中，該CA層及該等CB層包括鎢。
全文摘要
本發明提供一種具有電晶體區域互連的半導體設備，該半導體設備用於實施至少一個邏輯組件。該半導體設備包含半導體基板，該半導體基板上形成有第一電晶體及第二電晶體。各該電晶體包括源極、漏極與柵極。CA層電性連接至該第一電晶體的該源極或該漏極中的至少一個。CB層電性連接至該等電晶體的該等柵極的至少一個及該CA層。
文檔編號H01L23/528GK103165575SQ201210536618
公開日2013年6月19日 申請日期2012年12月12日 優先權日2011年12月13日
發明者M·拉希德, S·索斯, J·桂, I·Y·林, J·B·格萊特, C·阮, J·金, M·泰拉比, Y·馬, Y·鄧, R·奧戈, S-H·李, S·詹森, S·坎格瑞, S·文卡特桑 申請人:格羅方德半導體公司