內聯機結構與集成電路組件的製作方法
2023-05-21 11:38:56 1
專利名稱：內聯機結構與集成電路組件的製作方法
技術領域：
本實用新型是有關於一種半導體，且特別有關於一種大體上具有曲型的內聯機界面的內聯機。
背景技術：
集成電路是藉由在半導體基底上製造出各式電子組件而得的，且以多層內聯機來連接各組件，以得到所需的電路。
其中鋁和鋁合金是最常用在集成電路中的內聯機，然而，由於構件(feature)尺寸已縮小至次微米(submicron)與深次微米(deep-submicron)等級，所以目前也常利用銅來作為內聯機金屬，因為銅具有低電阻、高電子遷移阻抗(resistance to electromigration)等特點，且對於應力的釋放能力也相對良好。
然而，用來做內聯機材料的銅卻很容易擴散至一般絕緣材料中，如擴散至氧化矽與含氧的聚合物中，這擴散會造成銅的腐蝕，進而導致附著力的降低、分層(delamination)的出現、孔洞的形成與電路的電性失常等缺點，所以在大部分的銅內聯機中，都會利用銅擴散阻隔質以減少上述情況的發生，如將擴散阻隔質形成於銅與內層介電質、其它絕緣質、矽基底間。
其中鑲嵌製程常用做形成此銅導體和銅擴散阻隔，然而，鑲嵌製程中，銅的殘留和其它殘留材料會黏在開口處，此開口處是之後內聯機和其它銅組成所要形成的地方，這些殘留材料會汙染介電層而且會降低內聯機的可靠度，使導線與插塞界面的品質惡化，進而降低組件的可靠度。
有鑑於此，業界亟需一種內聯機結構與其製造方法以解決上述問題。
發明內容
所以，本實用新型提供一種內聯機結構，包括第一導電層位於一基底中；一介電層於上述第一導電層上且具有一開口延伸至上述第一導體層；以及第二導體層位於上述開口中且接觸該第一導電層的一部分，其中一介於上述第一與第二導體層的界面大體沿著一大體為曲型的輪廓。
本實用新型提供一種集成電路組件，包括多個半導體組件耦合至一基底；以及一內聯機結構與上述多個半導體組件之一耦合，此內聯機結構包括多層第一導體層；一介電層位於上述多層第一導體層之一上且具有多個開口，此每個開口延伸至上述多層第一導體層之一；以及多層第二導體層位於多個開口之一中，且每層此第二導體層與上述多層第一導體層之一的一部分接觸，其中介於上述對應的第一與第二導體層的每層界面大體沿著一大體為曲型的輪廓。
由此，本實用新型的有益效果是提供一種內聯機結構，可有效改善用來做內聯機材料的銅擴散至一般絕緣材料中而造成銅的腐蝕，解決附著力的降低、分層的出現、孔洞的形成與電路的電性失常等缺點；避免銅的殘留和其它殘留材料會黏在開口處，從而提高內聯機的可靠度，保持導線與插塞界面的優良品質，進而提高組件的可靠度。
圖1為一流程圖，用以說明本實用新型的內聯機結構的製造方法。
圖2～圖4、圖5A～圖5D、圖6A～圖6D、圖7A～圖7D為一系列剖面圖，用以說明本實用新型一較佳實施例的內聯機結構的製造方法的各步驟。
符號說明100～本實用新型的內聯機結構的製造方法110、120、130、140、150、160～本實用新型的內聯機結構的製造方法的各步驟210～基底 215～基底表面220～導體層 230、310～介電層320～開口 410～擴散阻隔層510A、510B、510C、510D～凹蝕處520A、520B、520C、520D～凹蝕處的輪廓525～波峰 527～波谷610A、610B、610C、610D～擴散阻隔層710A、710B、710C、710D～導體插塞d1、d2、d3、d4～深度h1、h2～高度
具體實施方式
為使本實用新型的上述和其它目的、特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下請參閱圖1，此圖說明本實用新型的一實施例的內聯機製造方法100的流程圖，且顯示於圖1的方法100將配合圖式圖2～圖4、圖5A～圖5D、圖6A～圖6D與圖7A～圖7D一併說明，且圖2～圖4、圖5A～圖5D、圖6A～圖6D與圖7A～圖7D為利用圖1中所顯示的方法100在多個實施例中各製造步驟的各式內聯機結構的剖面圖。
請同時參閱圖1與圖2，方法100包括步驟110，此步驟110包括提供基底210，且導體層220至少部分形成於基底210中，此導體層220可藉由化學氣相沉積(CVD)包括電漿增進式化學氣相沉積(PECVD)、物理氣相沉積(PVD)包括離子化物理氣相沉積(I-PVD)、原子層沉積(ALD)、電鍍與/或其它製程形成於基底210的凹陷處(recess)中，在形成導體層220時，也可再利用化學機械平坦化與/或化學機械研磨(在此一併稱為CMP)來使導體層220平坦化，以使導體層220與基底210的表面215共平面，如圖2所示。在另一實施例中，可完全不進行導體層220的平坦化，以使至少部分的導體層220可由基底210延伸過基底210的表面215。在上述兩實施例中，在基底210中形成導體層220的特點是在此所希望特別強調的。
基底210可包括元素半導體，如結晶矽、多晶矽、非晶矽與/或鍺，基底210也可包括或取代性地包括化合物半導體，如碳化矽與/或砷化鍺，基底210也可包括或取代性地包括合金半導體，如矽鍺(SiGe)、硼砷化鎵(GaAsP)、砷銦化鋁(AlInAs)、砷鎵化鋁(AlGaAs)與/或硼銦化鎵(GaInP)或其組合物與/或合金。再者，基底210可為或包括塊狀(bluk)半導體，如塊狀(bluk)矽，且此塊狀(bluk)半導體可包括磊晶矽層。此基底210也可為或包括絕緣體覆半導體基底如絕緣體覆矽(SOI)基底，或薄膜電晶體(TFT)基底。此基底210也可包括多層矽基底或多層化合物半導體基底。
導體層220可為或包括鋁、鋁合金、銅、銅合金、鎢、其組合物與/或合金，與/或其它半導體材料，導體層220也可為連接半導體組件、集成電路組件與/或組成與/或內聯機的導體構件(feature)。導體層220的深度d1範圍約在1500～5000埃間，如在一實施例中，深度d1約為3500埃。
在步驟110中所提供的基底210可包括覆蓋半導體基底210與導體層220的介電層230，此介電層230可為蝕刻停止層與/或擴散阻隔層，且可為一層或多層單獨層，此介電層230可為或包括氮化矽與/或其它介電質與/或蝕刻停止材料。
請同時參閱圖1與圖3，方法100尚包括步驟120，此步驟包括在基底210或像是在此說明實施例中的介電層230表面沉積介電層310，此介電層310可為內金屬介電質(IMD)，介電層310可包括氧化矽、聚硫亞氨(polyimide)、旋塗式玻璃(spin-on-glass，簡稱SOG)、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass，簡稱FSG)、Black Diamond(加州聖克拉拉應用化學的產品)、幹凝膠(Xerogel)、氣凝膠(Aerogel)、摻氟的非晶系碳(amorphous fluorinated carbon)與/或其它材料，且可藉由CVD、PECVD、ALD、PVD、旋轉塗布與/或其它製程形成。在一實施例中，介電層310可為或包括低介電常數材料，此介電常數值小於或等於約3.2(或小於約3.3)，例如介電層可包括有機低介電常數材料、CVD低介電常數材料與/或其組合物。
如圖3所示，介電層310可藉由光微影、蝕刻與/或其它方式圖案化，以在其中形成開口320，進而暴露出部分介電層230或導體層220，此開口320可為介層洞或雙鑲嵌開口(如包括介層洞與導線溝槽的開口)。
在需要或想要的情況下，靠近開口320所暴露部分的介電層230也可藉由如幹蝕刻與/或其它製程移除，以露出其下部分的導體層220，此介電層230的移除可利用化學方法包括以CH4為主要氣體來進行，且在其中可混合O2與N2以調整其蝕刻率與選擇率。
請同時參閱圖1與圖4，方法100尚包括步驟130，此步驟130是利用自行離子化電漿(self-ionized plasma，簡稱SIP)PVD與/或離子化金屬電漿(ionized metal plasma)PVD沉積擴散阻隔層410，且此擴散阻隔層410至少部分延著開口320形成，此擴散阻隔層410可為或包括Ta、TaN、Ti、TiN、其組合物與/或合金，與/或其它阻隔材料。
在一實施例中，阻隔層410可在移除部分介電層230前形成，在此實施例中，阻隔層410與介電層230的底部部分可同時利用幹蝕刻與/或濺擊移除。
無論阻隔層410是在介電層230前或後移除，在靠近導體層220的阻隔層410的底部部分可利用SIP或IMP藉由同處(in-situ)濺擊移除，因此可使至少部分導體層220可暴露出來。
請同時參閱圖1與圖5A～圖5D，方法100尚包括步驟140，此步驟140是在導體層220中形成凹蝕處(recess)，如在圖5A～圖5D中所分別表示的四個凹蝕處510A、510B、510C與510D，為使描述更加清楚，故將凹蝕處510A、510B、510C與510D統稱作凹蝕處510。此凹蝕處510具有至少約200埃的深度，如凹蝕處510可具有的深度範圍約介於300～800埃間，在另一實施例中，凹蝕處510具有一深度範圍約介於500～700間。
凹蝕處510可藉由蝕刻導體層220來形成，如此蝕刻可為利用SIP或IMP的同處(in-situ)濺擊，如商業上所用的SIP PVD系統或IMP PVD系統所提供的可控制Ar+濺擊機制的清潔模塊，以使導體層220凹蝕且暴露出的至一預定厚度。
如圖5A所示，凹蝕處510A可具有曲型、大體上為W型或其它波浪輪廓的520A，如在圖5A所顯示的實施例中，W型輪廓520A包括一波峰525與兩波谷527，此外，其它數目的波峰525與波谷527也包括在本實用新型的範圍中。波峰525的高度h1可介於約凹蝕處510A深度d2的25～75％間，例如，在圖5A中所示的實施例裡，高度h1約為深度d2的50％，此輪廓520A的深度d2可介於約300～800埃間。在一實施例中，深度d2的範圍約介於500～700埃間。波峰525與波谷527的半徑一般約介於深度d2的5～50％間，但其它的半徑值也都屬於本實用新型所揭露的範圍。
在一實施例中，輪廓520A是利用SIP蝕刻導體層220而形成，另外也可利用SIP-PVD系統，如加州San Jose的Novellus System，Inc.所提供的INOVAHCM，此SIP-PVD系統也可用作沉積擴散阻隔層與/或晶種層用，如實施例中所用到的凹蝕處510A的形成或之後會提到的高深寬比的介層洞開口用。SIP-PVD系統會產生Ar離子，此Ar離子會到達且轟擊導體層220，藉由調整SIP系統的偏壓來使Ar離子在一開始時先轟擊開口320的側壁，然後此Ar離子再折射轟擊導體層220，以形成輪廓520A。
同樣地，SIP系統的偏壓可調整Ar離子的對導體層220的轟擊，以形成如圖5B所示的具有曲型凹面輪廓520B的開口510B、如圖5C所示的具有淺波峰曲型輪廓520C的開口510C、如圖5D所示的具有梯型淺波峰曲型輪廓520D的開口510D，在淺波峰輪廓520C與520D中的波峰540高度h2可約介於約深度d3、d4的5～25％間，例如，在第5C與圖5D中所示的實施例中，高度h2約為深度d3、d4的5％。
這些輪廓的深度d3、d4、d5至少為200埃，且可約在300～800埃間，在一實施例中，深度d3、d4、d5約介於500～700埃間。凹蝕的導體層220的輪廓520A、520B、520C、520D是由Ar離子的入射角所決定，且此Ar離子的入射角可由S IP偏壓或磁場調節與開口320的深寬比(aspect ratio)所調整，而入射角也可影響輪廓側壁的平行度，以形成平行、或非平行的梯形輪廓520D側壁，例如，梯形輪廓520D的側壁可具有向上傾斜30°的角度偏移。
請同時參閱圖1與圖6A～圖6D，方法100尚可包括步驟150，在此步驟150中擴散阻隔層可依需要沉積，此擴散阻隔層會沿著凹蝕處510底部與/或側壁順應式地形成，如在圖6A～圖6D中的實施例裡，擴散阻隔層610A～610D分別是藉由IMP或SIP系統分別在同處(in-situ)形成，且此擴散阻隔層610A～610D分別是沿著510A～510D的開口形成，且此擴散阻隔層610A～610D的形成大體上與上述阻隔層410的形成相似，例如，此擴散阻隔層610A～610D可為或包括Ta、TaN、Ti、TiN、其組成物與/或合金與/或其它阻隔材料。
請分別參閱圖1與圖7A～圖7D，方法100尚包括步驟160，此步驟160是藉由鑲嵌製程在開口320中分別填入導體插塞710A～710D，在一實施例中，一層或多層晶種層分別沉積於沿著開口320的擴散阻隔層610A～610D上，且此多層晶種層包括銅、銅合金與/或其它晶種材料，且可藉由PVD、IMP、SIP與/或其它製程形成。接下來可在開口320中可填入導體材料，此導體材料的組成可大體上與導體層220類似，導體插塞710～710D可為或包括鋁、鋁合金、銅、銅合金、鎢、其組成物與/或合金，與/或其它導體材料，藉由電鍍與/或其它沉積製程利用導體材料在開口320中形成導體插塞710A～710D，而在介電層310上形成的過多的導體材料可藉由CMP與/或其它方法移除，以分別在開口320中形成導體插塞710A～710D。
藉由導體層220中的凹蝕處510來增加導體層220與導體插塞710A～710D間的接觸界面，此界面的接觸面積尚可藉由調整Ar離子的入射角來調整。此外，導體層220底部在蝕刻操作時可能會被破壞，所以在接近導體層220底部的導體材料在形成凹蝕處510時就可被移除，且隨後利用重新成長或其它導體材料的沉積來作填補，所以就可改善內聯機的應力遷移(SM)與電子遷移(EM)阻抗。
雖然本實用新型已以較佳實施例揭露如上，然其並非用以限定本實用新型，任何熟習此技藝者，在不脫離本實用新型的精神和範圍內，當可作些許的更動與潤飾，因此本實用新型的保護範圍當視所附的權利要求範圍所界定者為準。
權利要求1.一種內聯機結構，其特徵在於，包括第一導電層位於一基底中；一介電層於上述第一導電層上且具有一開口延伸至上述第一導體層；以及第二導體層位於上述開口中且接觸該第一導電層的一部分，其中一介於上述第一與第二導體層的界面沿著一為曲型的輪廓。
2.根據權利要求1所述的內聯機結構，其特徵在於，該輪廓相對於該基底的深度為200～800埃。
3.根據權利要求1所述的內聯機結構，其特徵在於，尚包括一擴散阻隔層位於該介電層與該第二導電層間。
4.根據權利要求1所述的內聯機結構，其特徵在於，尚包括一擴散阻隔層位於該第一與第二導電層間，且沿著該界面輪廓。
5.根據權利要求1所述的內聯機結構，其特徵在於，該界面輪廓上為W型或凹型。
6.根據權利要求1所述的內聯機結構，其特徵在於，該界面輪廓包括一波峰，此波峰的高度相對於該基底為該界面輪廓的深度的25～75％。
7.根據權利要求1所述的內聯機結構，其特徵在於，該界面輪廓為一淺波峰輪廓，包括一波峰的高度相對於該基底為該界面輪廓的深度的5～25％。
8.根據權利要求1所述的內聯機結構，其特徵在於，該界面輪廓為梯型峰狀輪廓。
9.根據權利要求1所述的內聯機結構，其特徵在於，該開口為一介層洞開口與一雙鑲嵌開口之一。
10.根據權利要求1所述的內聯機結構，其特徵在於，至少一該第一與第二導體層包括銅與銅合金之一。
11.一種集成電路組件，其特徵在於，包括多個半導體組件耦合至一基底；以及一內聯機結構與上述多個半導體組件耦合，此內聯機結構包括多層第一導體層；一介電層位於上述多層第一導體層上且具有多個開口，此每個開口延伸至上述多層第一導體層之一；以及多層第二導體層位於多個開口之一中，且每層此第二導體層與上述多層第一導體層之一的一部分接觸，其中介於上述對應的第一與第二導體層的每層界面沿著一為曲型的輪廓。
12.根據權利要求11所述的集成電路組件，其特徵在於，該輪廓相對於對應的該多個導體之一的深度為200～800埃。
13.根據權利要求11所述的集成電路組件，其特徵在於，該內聯機結構尚包括多層擴散隔絕層，且每層此擴散隔絕層介於該介電層與該多層第二導體層之一間。
14.根據權利要求11所述的集成電路組件，其特徵在於，該內聯機結構尚包括多層擴散隔絕層，且每層此擴散隔絕層介於該多層第二導體層之一與對應的該多層第二導體層之一間。
15.根據權利要求11所述的集成電路組件，其特徵在於，該輪廓上為W型或凹型。
16.根據權利要求11所述的集成電路組件，其特徵在於，該輪廓包括一波峰，此波峰的高度相對於對應的該多層第一導體層之一為該輪廓的深度的25～75％。
17.根據權利要求11所述的集成電路組件，其特徵在於，該輪廓為一淺波峰輪廓，包括一波峰的高度相對於對應的該多層第一導體層之一為該輪廓的深度的5～25％。
18.根據權利要求11所述的集成電路組件，其特徵在於，該輪廓為梯型峰狀輪廓。
專利摘要一種內聯機結構，包括第一導電層位於一基底中；一介電層於上述第一導電層上且具有一開口延伸至上述第一導體層；以及第二導體層位於上述開口中且接觸該第一導電層的一部分，其中一介於上述第一與第二導體層的界面大體沿著一大體為曲型的輪廓。
文檔編號H01L21/768GK2786787SQ20042000970
公開日2006年6月7日 申請日期2004年11月18日 優先權日2004年2月5日
發明者周竣堅, 李豫華, 楊青天, 賴嘉宏, 許玉青, 林睦益, 曹敏, 顧家有, 範彧達 申請人:臺灣積體電路製造股份有限公司