形成具有自我對準的金屬氧化物半導體電晶體的方法
2023-05-22 00:21:51 4
專利名稱：形成具有自我對準的金屬氧化物半導體電晶體的方法
技術領域：
本發明有關一種形成金屬氧化物半導體電晶體的方法，特別是有關一種形成一金屬氧化物半導體電晶體且在其基極上具有一自我對準的介電物質以增加基極表面積的方法。
(2)背景技術傳統形成金屬氧化物半導體(MOS)電晶體的方法通常包括下列步驟首先，如圖1A所示，提供一底材10，然後在底材10上形成一基極氧化層15。其次，再形成一基極20於基極氧化層15上。之後，以基極20為一幕罩，進行一離子植入以形成輕摻雜集電極25與輕摻雜發射極30。然後形成基極20的側壁40，如圖1B所示。再以基極20與側壁40作為幕罩，進行另一次離子植入以形成集電極45與發射極50。這樣便完成-MOS電晶體的製作。然而，當集成電路的尺寸越來越小時，基極也需變小。這樣，將使得基極上與導線間接觸的面積變小，而使得電阻增加，以致於降低MOS電晶體的效率。一種解決的方法是增加基極的導電性。而現今的技術是在基極表面上形成一層矽化金屬層，比如矽化鈦、矽化鈷、或矽化鎳，以降低基極的電阻值。此方法首先沉積一金屬層55，比如鈦、鈷、或鎳，以覆蓋MOS電晶體表面，如圖1D所示。然後，進行一加熱步驟，使得基極20、集電極25、與發射極30的表面的多晶矽均與金屬起作用，而形成矽化金屬層(60，65，70)，如圖1E所示。最後，再除去此金屬層55，如圖1F所示。
然而，上述的方法雖然能降低基極電阻值，但是在製作導線連結時則仍會因為基極尺寸變小而遭遇困難。因此，另一種解決的方法便是如何有效地增加基極的表面積。
(3)
發明內容
本發明的一目的是提供一種形成金屬氧化物半導體電晶體的方法，以增加基極的表面積降低基極的電阻值。
根據以上目的，本發明提出一種有效地形成具有自我對準的金屬氧化物半導體電晶體的方法，其至少包括如下步驟首先，提供一結構，其至少包括一底材、一基極氧化層在此底材上；以及一基極在此基極氧化層上。然後，進行離子植入以形成輕摻雜集電極與輕摻雜發射極。其次，沉積一第一介電層，比如氧化矽層或氮化矽層，覆蓋此基極、基極氧化層、輕摻雜集電極與輕摻雜發射極。然後，進行一蝕刻步驟除去部分第一介電層以裸露出基極上端的一部份區域。之後，選擇性沉積一第二介電層，比如復晶矽鍺，於該裸露的基極上端的一部份區域的表面上。此第二介電層的表面積與寬度均較該裸露的基極部分區域為大。值得注意的是此第二介電層只會沉積在以多晶矽為材質的基極上，而不會沉積在第一介電層上。因此，此步驟是具有自我對準的。此沉積步驟可以化學氣相沉積法在約500℃至700℃進行。然後，以此第二介電層為幕罩除去部分第一介電層，以裸露出輕摻雜集電極與輕摻雜發射極，而部分受到此第二介電層遮蔽而剩餘的第一介電層則作為基極的側壁。然後，進行一離子植入步驟以形成集電極與發射極。
此外，還可沉積一金屬層，比如鈦、鈷、與鎳，以覆蓋此第二介電層、集電極、與發射極。然後進行一加熱步驟使此第二介電層、集電極、與發射極表面上的多晶矽均與金屬反應，而生成矽化金屬層。此矽化金屬層可以降低基極、集電極、與發射極的電阻值。上述沉積金屬層的步驟可以是以離子化金屬等離子體(IMP)法來進行。這樣形成的金屬氧化物半導體電晶體具有一較大表面積及較低電阻值的基極。
(4)
圖1A至圖1F傳統形成一具有矽化金屬層的金屬氧化物半導體電晶體的各階段的截面示意圖；圖2A至圖2I本發明形成一具自我對準的金屬氧化物半導體電晶體的一實施例於各階段的截面示意圖。
(5)具體實施方式
本發明的較佳實施例將詳細討論如後。實施例只是用以描述使用本發明的一特定範例，並非用以限定本發明的範圍。
本發明提出一方法可以有效地增加基極表面積，其詳細步驟如下首先，如圖2A所示，提供一底材10，然後在一底材10上形成一基極氧化層15。其次，再沉積一多晶矽層於基極氧化層15上，再蝕刻此多晶矽層以形成一基極20。之後，以基極20為一幕罩，進行一離子植入以形成輕摻雜集電極25與輕摻雜發射極30。而每個MOS電晶體之間以場氧化層35隔開，如圖2A所示。然後沉積一第一介電層75，比如氧化矽層或氮化矽層，覆蓋此基極20、基極氧化層15，輕摻雜集電極25、與輕摻雜發射極30，如圖2B所示。然後，進行一蝕刻步驟除去部分的第一介電層75，以裸露出基極上端的一部份區域，如圖2C所示。之後，以化學氣相沉積法在約500℃至700℃之間，沉積一第二介電層80覆蓋此裸露出的基極上端的一部份區域，如圖2D所示。此第二介電層80的材質主要是一種具有選擇性沉積的物質，比如復晶矽鍺，其只會沉積在材質為多晶矽的基極20表面上，而不會沉積在第一介電層75的上，故此為一種具有自我對準的沉積方法。如圖2D所示，我們可以發現此第二介電層80的表面積與寬度均較原本基極20的該部份區域的的面積更大。因此，有利於基極與導線間的連接與增加接觸的面積。然後，以此第二介電層80為一幕罩，進行一非等向性蝕刻除去部分第一介電層75，以裸露出輕摻雜集電極25與輕摻雜發射極30的大部份。位於第二介電層80下方的部分未被除去的第一介電層則作為基極20的側壁85，如圖2E所示。之後，再以第二介電層80作為幕罩進行一離子植入以產生集電極90與發射極95，如圖2F所示。然後，以離子化金屬等離子體法(IMP)沉積一金屬層100，比如鈦、鈷或鎳，以覆蓋MOS電晶體、集電極90與95發射極表面，如圖2G所示。然後，進行一加熱步驟，使得第二介電層80、集電極90、與發射極95的表面均與金屬起作用，而形成矽化金屬層(105、110、115)，如圖2H所示。此矽化金屬層(105、110、115)可以降低基極20、集電極90、與發射極95的電阻值，故可避免因為尺寸縮小而產生的問題。最後，再除去此金屬層，如圖2I所示，便完成本發明的MOS電晶體。
以上所述僅為本發明的較佳實施例而已，並非用以限定本發明的申請專利範圍；凡其它未脫離本發明所揭示的精神下所完成的等效改變或替換，均應包括在權利要求所限定的專利範圍內。
權利要求
1.一種增加基極表面積的方法，其特徵在於，至少包含下列步驟提供一結構，該結構至少包含一底材，在該底材上至少包含一基極氧化層，一基極位於該基極氧化層上，該底材內至少包含一輕摻雜集電極及一輕摻雜發射極；形成一第一介電層以覆蓋該底材、該基極氧化層、該基極、該輕摻雜集電極、與該輕摻雜發射極；蝕刻該第一介電層以裸露出該基極的一部份區域；選擇性沉積一第二介電層以覆蓋於該基極的該部份區域，其中該第二介電層將該基極的該部分區域包覆在其中；以及以該第二介電層為一幕罩，蝕刻部份該第一介電層以裸露出該輕摻雜集電極與該輕摻雜發射極，部份剩餘在該基極表面的該第一介電層則作為該基極的一側壁。
2.如權利要求1所述的方法，其特徵在於，該方法還包括一離子植入步驟以形成集電極與發射極。
3.如權利要求1所述的方法，其特徵在於，所述第一介電層為一層氧化矽層。
4.如權利要求1所述的方法，其特徵在於，所述第一介電層為一層氮化矽層。
5.如權利要求1所述的方法，其特徵在於，所述第二介電層為一層復晶矽鍺層。
6.如權利要求5所述的方法，其特徵在於，所述復晶矽鍺層是以化學氣相沉積法形成。
7.如權利要求6所述的方法，其特徵在於，所述化學氣相沉積法是在約500℃至700℃進行。
8.如權利要求1所述的方法，其特徵在於，該方法還包括下列步驟進行一離子植入步驟以形成集電極與發射極形成一金屬層覆蓋該集電極、該發射極、該側壁、與該第二介電層；進行一加熱步驟以形成一矽化金屬層於該第二介電層表面上；以及除去該金屬層。
9.如權利要求8所述的方法，其特徵在於，所述金屬層的的材質是選自於鈦、鈷、及鎳之一。
10.如權利要求8所述的方法，其特徵在於，所述金屬層是以離子化金屬等離子體法沉積。
11.一種形成金屬氧化物半導體電晶體的方法，其特徵在於，至少包括下列步驟提供一底材；形成一基極氧化層於該底材上；形成一基極於該基極氧化層上；形成一輕摻雜集電極與一輕摻雜發射極於該底材上；形成一第一介電層以覆蓋該底材、該基極、該輕摻雜集電極、與該輕摻雜發射極；蝕刻該第一介電層以裸露出該基極的一部份區域；選擇性沉積一第二介電層以覆蓋於該基極的該部份區域，其中，該第二介電層將該基極的該部分區域包覆在其中；以該第二介電層為一幕罩，蝕刻部份該第一介電層以裸露出該輕摻雜集電極與該輕摻雜發射極，部份剩餘在該基極表面的該第一介電層則作為該基極的一側壁；進行一離子植入以形成集電極與發射極；形成一金屬層以覆蓋該集電極、該發射極、該側壁、與該第二介電層；進行一加熱步驟以形成一矽化金屬層於該第二介電層表面上；以及蝕刻以除去該金屬層。
12.如權利要求11所述的方法，其特徵在於，所述第一介電層為一層氧化矽層。
13.如權利要求11所述的方法，其特徵在於，所述第一介電層為一層氮化矽層。
14.如權利要求11所述的方法，其特徵在於，所述第二介電層為一層復晶矽鍺層。
15.如權利要求14所述的方法，其特徵在於，所述復晶矽鍺層是以化學氣相沉積法形成。
16.如權利要求15所述的方法，其特徵在於，所述化學氣相沉積法是在約500℃至700℃進行。
17.如權利要求11所述的方法，其特徵在於，所述金屬層的的材質是選自於鈦、鈷、及鎳之一。
18.如權利要求11所述的方法，其特徵在於，所述金屬層是以離子化金屬等離子體法沉積。
全文摘要
本發明提供一種形成一具有自我對準及矽化金屬層覆蓋的基極的金屬氧化物半導體電晶體的方法。本方法主要是沉積一具有選擇性的介電層，比如復晶矽鍺於基極的上端，以增加表面積。然後，在其表面形成一矽化金屬層以降低電阻值。因此，所形成的基極較傳統方法所形成的有較大的接觸面積且更易於與導線連接，故可增進金屬氧化物半導體電晶體的效率。此基極具有較大的表面積與較低的電阻值，故此方法適合用於當集成電路尺寸越來越小的製程中。
文檔編號H01L29/78GK1450602SQ0214695
公開日2003年10月22日 申請日期2002年10月28日 優先權日2001年10月31日
發明者張鼎張, 鄭晃忠, 楊正杰 申請人:聯華電子股份有限公司