Mosfet和用於製造mosfet的方法

2023-05-08 10:56:56 1

專利名稱：Mosfet和用於製造mosfet的方法
技術領域：
本發明涉及一種MOSFET和用於製造MOSFET的方法。
背景技術：
傳統上，已知使用碳化矽(SiC)的半導體器件(例如，下文中被稱作專利文獻1的 W001/018872)。專利文獻1描述了使用具有幾乎{03-38}的面取向的4H(六邊形)多晶型 的SiC襯底以形成金屬-氧化物-半導體場效應電晶體(M0SFET)。還描述了，在MOSFET中 通過幹氧化(熱氧化)的方式來形成柵氧化物膜。專利文獻1描述了這種MOSFET實現大 的溝道遷移率(大致100cm7Vs)。現有技術文獻專利文獻專利文獻1 :W0 01/01887
發明內容
本發明要解決的問題然而，作為分析和觀察的結果，本發明的發明人已發現，上述MOSFET中的溝道遷 移率有時不會足夠大。當溝道遷移率不大時，因此不能穩定表現出採用SiC的半導體器件 的優良特性。本發明致力於解決上述問題，並且本發明的目的在於提供具有提高的溝道遷移率 的MOSFET和用於製造這種MOSFET的方法。解決問題的手段本發明的發明人積極診斷什麼致使溝道遷移率小，以便如上所述以良好的再現性 實現MOSFET中的大溝道遷移率。結果，已實現本發明。具體來講，本發明的發明人已發現， 由於柵絕緣膜與位於柵絕緣膜下方的SiC半導體膜之間的界面中存在的捕獲(下文中，還 被稱作「界面態」或「界面態密度」)導致溝道遷移率變小。為了實現這種界面態影響減小 的M0SFET，本發明的發明人已進行積極研究並因此實現了本發明。具體來講，根據本發明的一個方面的MOSFET包括碳化矽(SiC)襯底，所述碳化矽 襯底的主表面具有相對於{0001}面不小於50°且不大於65°的偏離角；半導體層，所述 半導體層形成在SiC襯底的所述主表面上；以及絕緣膜，所述絕緣膜形成為與所述半導體 層的表面接觸並且具有不小於30nm且不大於46nm的厚度，所述MOSFET (1、3)具有不大於 2. 3V的閾值電壓。用於製造MOSFET的根據本發明的一個方面的方法，所述方法包括如下步驟準備 碳化矽(SiC)襯底，所述碳化矽襯底具有的主表面具有相對於{0001}面不小於50°且不大 於65°的偏離角；在所述SiC襯底的所述主表面上形成半導體層；以及形成絕緣膜，所述絕 緣膜與所述半導體層的表面接觸並且具有不小於30nm且不大於46nm的厚度，所述MOSFET 具有的閾值電壓為2. 3V或更小。
根據本發明的另一方面的M0SFET，所述MOSFET包括碳化矽(SiC)襯底，所述碳 化矽襯底具有的主表面具有相對於{0001}面不小於50°且不大於65°的偏離角；半導體 層，所述半導體層形成在所述SiC襯底的所述主表面上；以及絕緣膜，所述絕緣膜形成為與 所述半導體層的表面接觸並且具有大於46nm且不大於IOOnm的厚度，所述MOSFET具有大 於2. 3V且不大於4. 9V的閾值電壓。用於製造MOSFET的根據本發明的另一方面的方法，所述方法包括如下步驟準備 碳化矽(SiC)襯底，所述碳化矽襯底具有的主表面具有相對於{0001}面不小於50°且不大 於65°的偏離角；在所述SiC襯底的所述主表面上形成半導體層；以及形成絕緣膜，所述絕 緣膜與所述半導體層的表面接觸並且具有大於46nm且不大於IOOnm的厚度，所述MOSFET 具有大於2. 3V且不大於4. 9V的閾值電壓。本發明的發明人集中關注與界面態有關的閾值電壓，並且積極研究閾值電壓的範 圍來提高遷移率。結果，本發明的發明人已發現，通過在絕緣層具有的厚度不小於30nm且 不大於46nm時將閾值電壓設定為不大於2. 3V並且在絕緣層具有的厚度大於46nm且不大 於IOOnm時將閾值電壓設定為大於2. 3V且不大於4. 9V，在絕緣膜和半導體層之間的界面附 近，可以以良好的再現性來減小界面態密度。以此方式，用作反轉溝道層的載流子的大部分 都可以避免被捕獲於面對絕緣膜的區域處的半導體層內的界面態中。因此，溝道遷移率可 以提尚。偏離角的下限被設定為50°，這是因為觀察到在從偏離角為43. 3°的(01_14)面 到偏離角為51. 5°的(01-13)面的過程中，隨著偏離角增大，載流子遷移率顯著增大，並且 因為在(01-14)面和(01-13)面之間的偏離角範圍內不存在自然面。另外，偏離角的上限被設定為65°，這是因為觀察到在從偏離角為62. 1°的 (01-12)面到偏離角為90°的(01-10)面的過程中，隨著偏離角增大，載流子遷移率顯著減 小，並且因為在(01-12)面和(01-10)面之間的偏離角範圍內不存在自然面。在此，術語「閾值電壓」是指當受主密度轉變成IXlO16cnT3時的閾值電壓。在上述一個方面和其他方面中，每個MOSFET優選地具有不大於0. 4V的亞閾值斜 率。本發明的發明人還集中關注與界面態有關的亞閾值斜率，並且積極研究亞閾值斜 率的範圍來提高遷移率。結果，本發明的發明人已發現，通過將亞閾值斜率設定為不大於 0. 4V/DeCade，在絕緣膜和半導體層之間的界面附近，可以在具有良好的再現性的同時減小 界面態密度。以此方式，用作反轉溝道層的載流子的大部分都可避免被捕獲於在面對絕緣 膜的區域處的半導體層內的界面態中。因此，溝道遷移率可以進一步提高。在上述一個方面和其他方面中的每個MOSFET優選地還包括包含氮原子並且夾 在所述半導體層和所述絕緣膜之間的區域。在上述一個方面和其他方面中的每個MOSFET中，在所述區域中，在距離所述 半導體層和所述絕緣膜之間的界面的距離為IOnm或更小的部分中，氮濃度的最大值為 IXlO21Cnr3 或更大。在上述一個方面和其他方面中的用於製造MOSFET的方法中，形成所述絕緣膜的 步驟優選地包括如下步驟通過幹氧化形成所述絕緣膜；以及使用包括氮原子的氣體作為 氣氛氣體，對所述絕緣膜進行熱處理。
本發明的發明人已發現，通過增大半導體層和絕緣膜之間的界面附近的氮原子濃 度，界面態的影響減小。這樣實現的MOSFDT使溝道遷移率進一步提高。在上述一個和其他方面中的每個MOSFET中，優選地，半導體層由SiC形成。SiC具 有大帶隙，具有都比矽(Si)更大的最大介電擊穿電場和導熱率，並且允許載流子遷移率與 矽中的一樣大。另外，在SiC中，電子的飽和漂移速度和耐壓大。因此，可以實現的MOSFET 具有高效率、高電壓和大電容。在上述一個和其他方面中的每個MOSFET中，SiC襯底的主表面可以具有的偏離取 向落入在方向的士5°範圍內。方向代表SiC襯底中的偏離取向。由製造襯底的步驟中的切片工藝的變 化等所造成的偏離取向變化被設定為士5°，由此有利於在SiC襯底上形成外延層等。以此 方式，可以容易地製造MOSFET。在上述一個和其他方面中的每個MOSFET中，SiC襯底的主表面可以具有的偏離取 向落入在方向的士5°範圍內。如同上述方向，方向代表SiC襯底中的偏離取向。由製造襯底的 步驟中的切片工藝的變化等所造成的偏離取向變化被設定為士5°，由此有利於在SiC襯 底上形成外延層等。以此方式，可以容易地製造M0SFET。在上述一個和其他方面中的每個MOSFET中，SiC襯底的主表面可以具有相對於面 取向{03-38}不小於-3°且不大於+5°的偏離角。以此方式，可以進一步提高溝道遷移率。在此，因此偏離角被設定為相對於面取 向{03-38}不小於-3°且不大於+5°，因為作為檢查溝道遷移率與偏離角之間的關係的結 果，在該範圍中獲得特別高的溝道遷移率。在此，「偏離角相對於面取向{03-38}不小於-3°且不大於+5° 」的狀態是指這 樣一種狀態，其中，主表面的法線在用作偏離取向的基準的方向和<0001〉方向所 限定的平面上的正交投影相對於{03-38}面的法線形成的角度不小於-3°且不大於+5°。 正值的符號對應於其中正交投影接近於與方向平行的情況，而負值的符號對應於 其中正交投影接近於與<0001〉方向平行的情況。應該注意，其主表面的面取向更優選地基本為{03-38}並且其主表面的面取向進 一步優選地為{03-38}。在此，表達方式「主表面的面取向基本為{03-38}」表明，襯底主表 面的面取向包括在如下的偏離角範圍內考慮到處理襯底的精確度等，襯底的面取向可以 基本上被視為{03-38}。這種情況下的偏離角範圍是例如偏離角相對於{03-38}為士2° 的範圍。以此方式，可以進一步提高上述溝道遷移率。在上述一個和其他方面中的每個MOSFET中，SiC襯底的主表面相對於在 方向上的(0-33-8)面具有不小於-3°且不大於+5°的偏離角。如此，採用如下結構半導體層和絕緣膜形成在接近(0-33-8)面的表面上，所述 (0-33-8)面是特別接近{03-38}面中的C(碳)平面的平面。以此方式，載流子遷移率顯著 提尚。在此，在本專利申請中，六方晶體的單晶碳化矽的(0001)面被限定為矽平面，而 (000-1)面被限定為碳平面。同時，「相對於在方向上的(0-33-8)面的偏離角」是 指主表面的法線投影到用作偏離方向的基準的方向和方向所限定的平面上的正交投影與(0-33-8)面的法線所形成的角度。正值的符號對應於正交投影接近於與 方向平行的情況，而負值的符號對應於正交投影接近於與方向平行的情 況。另外，表達方式「主表面相對於在方向上的(0-33-8)面具有不小於-3°且不 大於+5°的偏離角」表明主表面對應於碳平面側處的平面，其滿足碳化矽晶體中的上述條 件。應該注意，在本專利申請中，(0-33-8)面包括碳平面側處的等價平面，由於確定了用於 限定晶面的軸，導致其以不同方式表達，並且(0-33-8)面不包括矽平面側處的平面。本發明的效果如此，根據本發明中的MOSFET和用於製造MOSFET的方法，通過在絕緣膜具有的厚 度不小於30nm且不大於46nm時將閾值電壓設定為不大於2. 3V並且在絕緣膜具有的厚度 大於46nm且不大於IOOnm時將閾值電壓設定為大於2. 3V且不大於4. 9V，可以提高溝道遷移率。


圖1是示意性示出本發明實施例的MOSFET的橫截面圖。圖2示出本發明實施例中的{03-38}面。圖3是示出用於製造本發明實施例中的MOSFET的方法的流程圖。圖4是示出用於製造本發明實施例的MOSFET的方法中的步驟的示意性橫截面圖。圖5是示出用於製造本發明實施例的MOSFET的方法中的步驟的示意性橫截面圖。圖6是示出用於製造本發明實施例的MOSFET的方法中的步驟的示意性橫截面圖。圖7是示出用於製造本發明實施例的MOSFET的方法中的步驟的示意性橫截面圖。圖8示出第二實例中的閾值電壓與界面態之間的關係。圖9示出第三實例中的柵電壓與遷移率之間的關係。圖10是示意性示出第四實例中製造的MOSFET的橫截面圖。圖11示出第四實例中的遷移率與亞閾值斜率之間的關係。圖12是示意性示出第五實例中製造的MOS電容器的橫截面圖。圖13示出第五實例中的能量與界面態密度之間的關係。圖14示出第六實例中的溝道遷移率與界面態密度之間的關係。
具體實施例方式以下參照附圖來描述本發明的實施例。應該注意的是，在以下提及的附圖中，相同 或相應的部分被賦予相同的附圖標記並且不再重複描述。還應該注意的是，在本說明書中， 個體取向用[]表示，集合取向用 表示，個體面用0表示以及集合面用{}表示。另外， 在結晶學上，應該通過在字數上方添加橫線「-」來表示負指數，但是替代地，在本說明書中 通過在字數之前添加負號來表示負指數。參照圖1，將描述本發明的一個實施例的MOSFET 1。本實施例的MOSFET 1是垂直 型 MOSFET。MOSFET 1包括襯底2、半導體層21、阱區23、源區M、接觸區25、絕緣膜沈、柵電極 10、源電極27、層間絕緣膜28和漏電極12。例如，襯底2是n+SiC襯底。襯底2具有的主表面相對於{0001}面具有不小於50°且不大於65°的偏離角。優選地，其主表面是{03-38}面。在此，如圖2中所示，{03-38} 面是相對於10001}面傾斜大致55° (54. V )的面。換言之，{03-38}面是相對於<0001〉 軸的方向傾斜大致35° (35.3° )的面。應該注意，襯底2的主表面可以具有的偏離取向落入在方向的士5°的 範圍或方向的士5°的範圍內。另外，襯底2的主表面的面取向可以具有相對於 面取向103-38}不小於-3°且不大於+5°的偏離角。此外，襯底2的主表面可以相對於在 方向上的(0-33-8)面具有不小於-3°且不大於+5°的偏離角。在這些情況下，可 以提高溝道遷移率。具體來講，通過將襯底2的主表面的面取向設定為(0-33-8)，可以更進 一步提高溝道遷移率。在襯底2的主表面上，形成由例如η型SiC形成的半導體層21。阱區23中的每個 位於半導體層21的主表面的一部分中，以便與半導體層21形成ρη結。例如，阱區23是ρ 型SiC。源區M中的每個位於阱區23內的在其主表面的一部分中，以便與阱區23形成ρη 結。例如，源區對是3比。接觸區25中的每個位於阱區23內的在其主表面的一部分中，以 便與源區對形成ρη結。例如，接觸區25是SiC。半導體層21具有與源區M相同的導電類型(η)，並且具有的雜質濃度低於源區 M的雜質濃度。半導體層21具有的厚度為例如10 μ m。不需要特別限制半導體層21的雜 質濃度和源區M的雜質濃度中哪一個更高或更低。源區M具有的雜質濃度優選地高於半 導體層21的雜質濃度，例如，具有的雜質濃度為1 X IO18CnT3至1 X IO20Cm-30可使用的η型 雜質的實例是氮(N)、磷⑵等。另外，阱區23具有與半導體層21的導電類型不同的第二導電類型(P)。可使用 的P型雜質的實例是鋁(Al)、硼(B)等。阱區23具有的雜質濃度為例如5Χ IO15CnT3至 5 X IO1W30阱區23中的位於源區M與半導體層21之間的區域用作M0SFET1的溝道。在本 實施例中，確定其導電類型以形成η溝道，但是可以以與上述情況相反的方式確定第一導 電類型和第二導電類型，以形成P溝道。絕緣膜沈使半導體層21和柵電極10絕緣，並且在源區M和半導體層21之間形 成在阱區23上並與阱區23接觸。絕緣膜沈具有的厚度不小於30nm且不大於lOOnm。柵電極10形成在絕緣膜沈上，以至少面對源區M和半導體層21之間的阱區23。 應該注意的是，柵電極10還可以形成在另一個區域上，只要其在阱區23上方形成以便面對 源區M和半導體層21之間的阱區23即可。源電極27形成在源區M和接觸區25上，並且源電極27電連接到源區M和接觸 區25。源電極27通過絕緣膜沈與柵電極10電絕緣。另外，漏電極12形成在襯底2的與其接觸半導體層21的表面相反的表面上，並因 此電連接到襯底2。當絕緣膜沈具有的厚度不小於30nm且不大於46nm時，M0SFET1的閾值電壓不大 於2. 3V，優選地，不小於1. 5V且不大於2. 3V。當絕緣膜沈具有的厚度大於46nm且不大 於IOOnm時，MOSFET 1的閾值電壓大於2. 3V且不大於4. 9V，優選地，不小於2. 5V且不大於 4.9V。這導致界面態密度減小，由此實現大遷移率。在此，將描述閾值電壓。閾值電壓是指在溝道中形成強反轉的反轉溝道層所需的最小柵電壓。閾值電壓Vth用下面的公式1表示，其中％是真空的電容率，^sie是SiC的 電容率，k是玻爾茲曼常數，T是絕對溫度，Na是受主密度，Iij是本徵載流子密度，Cox是絕緣 膜電容，q是基本電荷，功函數差為Φω_Φ3，並且有效固定的電荷為Aff [公式 1]
權利要求
1.一種 MOSFET (1，3)，其包括碳化矽襯底O)，所述碳化矽襯底的主表面相對於{0001}面具有不小於50°且不大於 65°的偏離角；半導體層01，31)，所述半導體層01，31)形成在所述碳化矽襯底O)的所述主表面 上；以及絕緣膜(26)，所述絕緣膜06)形成為與所述半導體層(21，31)的表面相接觸並且具有 不小於30nm且不大於46nm的厚度，所述MOSFET (1，3)具有不大於2. 3V的閾值電壓。
2.根據權利要求1所述的M0SFET(1，3)，其中，所述MOSFET (1，3)具有不大於0. 4V的亞閾值斜率。
3.根據權利要求1所述的MOSFET(1，3)，其還包括一包含氮原子並且夾在所述半導體 層(21，31)和所述絕緣膜06)之間的區域。
4.根據權利要求3所述的M0SFET(1，3)，其中，在距離所述半導體層(21，31)和所述絕緣膜06)之間的界面IOnm或更近的部分處的 所述區域中，氮濃度的最大值為IXlO21Cm-3或更大。
5.根據權利要求1所述的M0SFET(1，3)，其中，所述半導體層01，31)由碳化矽形成。
6.根據權利要求1所述的M0SFET(1，3)，其中，所述碳化矽襯底O)的所述主表面具有在方向的士5°範圍內的偏離取向。
7.根據權利要求1所述的M0SFET(1，3)，其中，所述碳化矽襯底O)的所述主表面具有在方向的士5°範圍內的偏離取向。
8.根據權利要求7所述的M0SFET(1，3)，其中，所述碳化矽襯底( 的所述主表面的面取向相對於面取向103-38}具有不小於-3°且 不大於+5°的偏離角。
9.根據權利要求7所述的MOSFET(1，3)，其中，所述碳化矽襯底O)的所述主表面相對於在方向上的(0-33-8)面具有不小 於-3°且不大於+5°的偏離角。
10.一種 MOSFET (1，3)，其包括碳化矽襯底O)，所述碳化矽襯底的主表面相對於{0001}面具有不小於50°且不大於 65°的偏離角；半導體層01，31)，所述半導體層01，31)形成在所述碳化矽襯底O)的所述主表面 上；以及絕緣膜(26)，所述絕緣膜06)形成為與所述半導體層(21，31)的表面相接觸並且具有 大於46nm且不大於IOOnm的厚度，所述MOSFET (1，3)具有大於2. 3V且不大於4. 9V的閾值電壓。
11.根據權利要求10所述的MOSFET(1，3)，其中，所述MOSFET (1，3)具有不大於0. 4V的亞閾值斜率。
12.根據權利要求10所述的MOSFET(1，3)，其還包括一包含氮原子並且夾在所述半導 體層01，31)和所述絕緣膜06)之間的區域。
13.根據權利要求12所述的MOSFET(1，3)，其中，在距離所述半導體層(21，31)和所述絕緣膜06)之間的界面IOnm或更近的部分處的 所述區域中，氮濃度的最大值為IXlO21Cm-3或更大。
14.根據權利要求10所述的MOSFET(1，3)，其中， 所述半導體層01，31)由碳化矽形成。
15.根據權利要求10所述的MOSFET(1，3)，其中，所述碳化矽襯底O)的所述主表面具有在方向的士5°範圍內的偏離取向。
16.根據權利要求10所述的MOSFET(1，3)，其中，所述碳化矽襯底O)的所述主表面具有在方向的士5°範圍內的偏離取向。
17.根據權利要求16所述的MOSFET(1，3)，其中，所述碳化矽襯底( 的所述主表面的面取向相對於面取向103-38}具有不小於-3°且 不大於+5°的偏離角。
18.根據權利要求16所述的MOSFET(1，3)，其中，所述碳化矽襯底O)的所述主表面相對於在方向上的(0-33-8)面具有不小 於-3°且不大於+5°的偏離角。
19.一種用於製造MOSFET(1，3)的方法，包括以下各步驟準備碳化矽襯底O)，所述碳化矽襯底的主表面相對於{0001}面具有不小於50°且不 大於65°的偏離角；在所述碳化矽襯底O)的所述主表面上形成半導體層01，31)；以及 形成與所述半導體層01，31)的表面相接觸並且具有不小於30nm且不大於46nm的厚 度的絕緣膜06)，所述MOSFET(U)具有2. 3V或更小的閾值電壓。
20.根據權利要求19所述的用於製造M0SFET(1，3)的方法，其中，形成所述絕緣膜 (26)的步驟包括如下各步驟通過幹氧化形成所述絕緣膜06)；以及使用包含氮原子的氣體作為氣氛氣體對所述絕緣膜06)進行熱處理。
21.一種用於製造MOSFET(1，3)的方法，包括如下各步驟準備碳化矽襯底O)，所述碳化矽襯底的主表面相對於{0001}面具有不小於50°且不 大於65°的偏離角；在所述碳化矽襯底O)的所述主表面上形成半導體層01，31)；以及 形成與所述半導體層01，31)的表面相接觸並且具有大於46nm且不大於IOOnm的厚 度的絕緣膜06)，所述MOSFET (1,3)具有大於2. 3V且不大於4. 9V的閾值電壓。
22.根據權利要求21所述的用於製造M0SFET(1，3)的方法，其中，形成所述絕緣膜 (26)的步驟包括如下各步驟通過幹氧化形成所述絕緣膜06)；以及使用包含氮原子的氣體作為氣氛氣體對所述絕緣膜06)進行熱處理。
全文摘要
本發明提供了一種MOSFET 1。所述MOSFET 1包括碳化矽(SiC)襯底(2)，所述碳化矽襯底(2)的主表面相對於{0001}面具有不小於50°且不大於65°的偏離角；半導體層(21)，所述半導體層(21)形成在所述SiC襯底(2)的所述主表面上；以及絕緣膜(26)，所述絕緣膜(26)形成為與所述半導體層(21)的表面接觸。當絕緣膜(26)具有的厚度不小於30nm且不大於46nm時，其閾值電壓不大於2.3V。當絕緣膜(26)具有的厚度大於46nm且不大於100nm時，其閾值電壓大於2.3V且不大於4.9V。
文檔編號H01L21/336GK102150270SQ201080002562
公開日2011年8月10日 申請日期2010年3月23日 優先權日2009年3月27日
發明者原田真, 和田圭司, 增田健良, 穗永美紗子 申請人:住友電氣工業株式會社