動態時鐘反饋鎖存電路以及其鎖存方法

2023-05-08 13:12:26 1

專利名稱：動態時鐘反饋鎖存電路以及其鎖存方法
技術領域：
本發明涉及數字電路的動態邏輯，尤其涉及一種鎖存(latch)電路。
背景技術：
為了於單位時間內可以處理更多的指令，需要縮短微處理器的時鐘周期的時間。 為了符合此需求，其中一種作法為縮減電路元件尺寸並改良相關製程。另一種作法則是使 用動態邏輯，特別是使用於關鍵時序路徑(criticaltiming paths)上。然而，即使是動態 所估算的數據信號仍必須加以鎖存。傳統靜態鎖存電路(static latch)所造成的延遲時 間佔用時鐘周期時間(或半個時鐘周期時間)相當的比例，進而剝奪了剩餘的時鐘周期時 間給動態邏輯以進行數據估算。因此，需要提出一種方法以減少鎖存動態估算數據相關的 延遲時間。

發明內容
根據本發明特徵之一，本發明提出一種動態時鐘反饋鎖存電路。動態時鐘反饋鎖 存電路包含一反饋路徑，用以接收一時鐘輸入及多個數據輸入；當時鐘輸入下降至低電平 時，反饋路徑輸出產生一數據值，其為數據輸入的函數；當時鐘輸入上升至高電平並經一延 遲期間後，反饋路徑輸出產生一預設鎖存值。動態時鐘反饋鎖存電路還包含一第一電晶體， 當時鐘輸入為低電平時，提供一充電路徑於一電壓源及一節點之間，用以將節點預充電至 一高邏輯值；當時鐘輸出為高電平時，則不提供充電路徑。動態時鐘反饋鎖存電路還包含一 第二電晶體，當時鐘輸入為高電平時，提供一放電路徑，用以選擇性地將節點由預充電的高 邏輯值放電至一低邏輯值；當時鐘輸入為低電平時，則不提供放電路徑。動態時鐘反饋鎖存 電路還包含一第三電晶體，耦接於節點和第二電晶體之間，並受控於反饋路徑的輸出，在延 遲期間，當數據值為高電平時，則經由第二電晶體的放電路徑將節點放電至一低邏輯值；當 數據值為低電平時，則通過第三電晶體使得節點保持在預充電的高邏輯值。其中，當時鐘輸 出上升至高電平並經過延遲期間後，反饋路徑產生預定鎖存值，其使得數據值的反相值被 鎖存於節點。根據本發明另一特徵，本發明提出一種以動態時鐘反饋方式的數據值鎖存方法。 當時鐘輸入為低電平時，將一節點預充電至一高邏輯值。當時鐘輸入下降至低電平時，輸出 產生一數據值，其為多個數據輸入的函數。在時鐘輸入為高電平之前段期間，當數據值為高 電平時，則將節點放電至一低邏輯值；當數據值為低電平時，則讓節點保持在預充電的高邏 輯值。在時鐘輸入為高電平之後段期間，輸出產生一預設值，以隔離節點，用以鎖存節點於 前段期間因放電所產生的低邏輯值或者所保持的高邏輯值。


圖1顯示本發明第一實施例的動態時鐘反饋鎖存電路。圖2顯示本發明第二實施例的動態時鐘反饋鎖存電路。
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圖3顯示本發明第三實施例的動態時鐘反饋鎖存電路。
主要元件符號說明
100(第一實施例)動態時鐘反句衰鎖存電路
101第一反相器
102第二反相器
103第三反相器
104第四反相器
105第五反相器
112與非門
112A第一與非門
112B第二與非門
116多工器
122輸入端SHIFT
124輸入端PHl
126輸出端DOUT
128節點XEN
132節點EIN
134輸入端EO
136輸入端El
200(第二實施例)動態時鐘反句衰鎖存電路
300(第三實施例)動態時鐘反句衰鎖存電路
302或非門
306反相器
N1、N2、N3、N4 N型溝道電晶體
P1、P2、P3 P型溝道電晶體
具體實施例方式本實施例所公開的電路使用動態時鐘反饋鎖存(dynamic clock feedback latch)，其可有效去除關鍵路徑的鎖存，因而得以去除鎖存造成的延遲。圖1顯示本發明第一實施例的動態時鐘反饋鎖存電路100，其具有四輸入端 E0134、E1136、SHIFT 122及PH1124，並具有一輸出端DOUT 126。雙輸入的第一與非門 (NAND gate)112A於其第一輸入端接收E0134，而雙輸入的第二與非門112B於其第一輸入 端接收E1136。本實施例的電路說明是依照一般習慣，將布爾邏輯0對應至低電壓，而布爾 邏輯1對應至高電壓。第一與非門112A與第二與非門112B的第二輸入端接收第一反相器101的輸出信 號。第一反相器101的輸入端接收PH1124。第一與非門112A的輸出信號提供給第二反相 器102的輸入端，而第二與非門112B的輸出信號提供給第三反相器103的輸入端。第二反 相器102與第三反相器103的輸出信號提供給二對一多工器116作為其輸入信號。多工器 116的輸出端，亦即節點EIN 132，提供給N型溝道電晶體N2的柵極。多工器116受控於SHIFT 122及第四反相器104的輸出信號，其中第四反相器104的輸入端接收SHIFT 122。 當PH1124為高電平時，反相器101、第一與非門112A、第二與非門112B、反相器102、103及 多工器116共同形成一反饋路徑，以反饋PH1124，進而強制EIN 132為低電平，用以動態鎖 存EIN 132的邏輯值，其細節將說明如下。N型溝道電晶體m的源極接地，其漏極耦接至N型溝道電晶體N2的源極，其柵極 耦接至PH1124。P型溝道電晶體Pl的源極耦接至電壓源VDD，其漏極於節點XEN 128處耦 接至N型溝道電晶體N2的漏極，其柵極耦接至PH1124。第五反相器105的輸入端耦接至節點XEN 128，其輸出端為D0UT126。N型溝道晶 體管N3的源極接地，其柵極耦接至電壓源VDD，其漏極耦接至N型溝道電晶體N4的源極。 N型溝道電晶體N4的漏極耦接至節點XEN 128，其柵極耦接至DOUT 126。P型溝道電晶體 P2的源極耦接至電壓源VDD，其漏極於節點XEN 128處耦接至N型溝道電晶體N4的漏極， 其柵極耦接至DOUT 126。反相器105、N型溝道電晶體N4與P型溝道電晶體P2共同形成 一阻塞(jam)鎖存電路，用以鎖存XEN 128的反相值。在一實施例中，阻塞鎖存電路為一輸 出鎖存(output latch)。輸入信號SHIFT 122為電路100的關鍵路徑輸入信號，亦即，其為最晚到達電路 100的輸入信號。輸入信號E0134由一邏輯錐(cone of logic)(未顯示於附圖中)根據 多個輸入信號所產生，而輸入信號E1136由一類似的邏輯錐(未顯示於圖式中)根據相同 的多個輸入信號所產生。然而，產生E0134的邏輯錐假設SHIFT 122的邏輯值為0，而產生 El 136的邏輯錐則假設SHIFT 122的邏輯值為1。因此，當PH1124為低電平時，通過反相器 101產生邏輯1至第一與非門112A與第二與非門112B的輸入端，使得多工器116得以接收 E0134與E1136。多工器116受控於SHIFT 122，當SHIFT 122的邏輯值為0時，多工器116 選擇E0134並於EIN 132處產生輸出信號；當SHIFT 122的邏輯值為1時，多工器116選擇 E1136並於EIN 132處產生輸出信號。藉此，在PH1124變為高電平之前，可以讓SHIFT 122 儘可能晚一點到達。當PHl 124為低電平時1.電晶體m關閉而電晶體Pl開啟，使得節點XEN 128處預充電至邏輯1。2.如前所述，邏輯值為0的PH1124經由反相器101產生邏輯1，其提供給與非門 122A及112B的輸入端，使得E0134與E1136可輸入至多工器116。3.藉此，在節點EIN 132處，根據SHIFT 122以選擇E0134或E1136其中之一。當PH1124為高電平時1.電晶體附開啟而電晶體Pl關閉。因此a.如果EIN 132為邏輯1，使得電晶體N2開啟，因而將XEN 128處放電成為邏輯 0 ；b.如果EIN 132為邏輯0，使得電晶體N2關閉，因而讓XEN 128處的預充電壓維 持於邏輯1。c.藉此，當PH1124為高電平時，XEN 128可有效地估算(evaluate)先前PH1124 為低位時所產生的EIN 132的反相值。2.邏輯值為1的PH1124饋至反相器101以產生邏輯0，其再饋至與非門112A與 112B的輸入端。在經過二個門延遲時間(gate delays)後，多工器116的二輸入信號將皆為邏輯0，使得節點EIN 132強制為邏輯0，因而關閉電晶體N2。由於電晶體Pl與電晶體 N2皆為關閉，如果EIN 132為邏輯1，則總共三個門延遲時間將足夠讓節點XEN 128處的預 充電壓進行放電。藉此，可將先前PH1124為低位時所產生的EIN 132的反相值鎖存於節點 XEN 128 處。因此，當時鐘PH1124為高電平時，通過反饋路徑將PH1124反饋至多工器116，並 配合堆迭(stacked)電晶體N1、N2與P1，以執行動態鎖存功能，用以將EIN 132的反相值 鎖存於節點XEN 128處。本實施例不會有傳統靜態鎖存PH 2所造成的延遲(其中，PH2為 PHl 124的反相時鐘)。換句話說，與傳統靜態鎖存不同的是，本實施例的動態時鐘反饋鎖存 並不位於關鍵路徑內。接著，在XEN 128處的EIN 132反相值被鎖存至阻塞鎖存電路。此種阻塞鎖存電 路應用於微處理器設計中，例如執行微處理器的單階除錯操作(single-st印ping debug operation)，使得阻塞鎖存電路於時鐘切斷後仍能維持節點XEN 128處的邏輯值。特別的 是，當PH1124為高電平時，反饋路徑會強制節點EIN 132為邏輯0，且電晶體Pl與N2皆關 閉，使得動態鎖存於XEN 128處的EIN 132反相值成為浮動的(floating)，而若鎖存值為高 電平且微處理器的時鐘已被切斷，則電荷最後將由節點XEN 128放電。然而，在另一實施例 中，如果動態時鐘反饋鎖存機制已並至單純動態邏輯電路中，亦即，當時鐘被切斷時並不需 要保留數據，則不需要使用阻塞鎖存電路。值得注意的是，一旦PH1124被反饋以強制EIN 132為邏輯0，即使SHIFT 122的 邏輯值跳動(fluctuate)也不會影響EIN 132的邏輯值。然而，在PH1124變為高電平迄 至EIN 132被強制為邏輯0這段期間內，SHIFT 122是不能改變的(亦即，預充電)，此即為 SHIFT 122與上升PH1124之間的保持時間限制(hold constraint)。另外，SHIFT 122的 設定時間(setup time)即為通過反相器104與多工器116的延遲時間，其值非常小。上述的動態時鐘反饋鎖存機制可避免傳統靜態鎖存延遲。通過消除EIW32與 PHl 124門控時鐘(gated clock)之間的傳統靜態鎖存，可讓操作速度加快。在動態鎖存中， 強制EIN 132為邏輯0以關閉電晶體N2，且電晶體Pl被高電平PH1124關閉，使得PH1124 上升當時的EIN 132邏輯值被保持於二電晶體間。通過反饋路徑，可反饋高電平的PH1124 以強制EIW32為邏輯0。其中，反饋路徑具有二個目的當PH1124為低電平時，根據所需 邏輯功能以產生適當輸出信號(EIN 132)；當PH1124為高電平時，產生輸出信號(EIN 132) 以關閉接收該信號的電晶體(以圖1的電路100為例，低電平輸出信號關閉N型溝道裝置 N2)。本實施例的優點之一為，動態鎖存功能(亦即，反饋PH1124的邏輯值以強制EIN 132 為鎖存值，在圖1中該鎖存值為0)與關鍵路徑互不幹擾。換句話說，在關鍵路徑中將不再 具有靜態鎖存延遲。圖2顯示本發明第二實施例的動態時鐘反饋鎖存電路200。電路200類似於圖1 的電路100，不同之處說明如下。電路200包含P型溝道電晶體P3，其介於電晶體P2和節 點XEN 128之間。更明確的說，電晶體P3的源極耦接至電晶體P2的漏極，電晶體P3的漏 極耦接至節點XEN 128，且電晶體P3的柵極耦接至EIN 132。再者，電路200中電晶體N3 的柵極耦接至PH1124，而不是如電路100(圖1)中耦接至電壓源VDD。在圖1的實施例中，當EIN 132被估算為邏輯1時，將開啟電晶體N2，讓節點XEN 128處的預充電壓予以放電。然而，如果DOUT 126的前一邏輯值為0，則電晶體P2將開啟並試著維持對節點XEN 128充電。鑑於此，電晶體附與N2的尺寸必須大於電晶體P2的尺 寸，用以放電電晶體P2所供應的電荷，直到XEN 128的邏輯0值通過反相器105產生邏輯 1並關閉電晶體P2。因為電晶體m與N2大於電晶體P2以阻塞XEN 128的邏輯0，故稱之 為阻塞鎖存電路。在一實施例中，提供一反饋路徑於一動態時鐘反饋鎖存電路。反饋路徑用以接收 一時鐘輸入(例如PH1124)及多個數據輸入(例如E0134、E1136、SHIFT 122)。當時鐘輸 入下降至低電平時，反饋路徑輸出產生一數據值(例如EIN 132上的值)，其為這些數據輸 入的函數；當時鐘輸入上升至高電平並經一延遲期間後，反饋路徑輸出產生一預設鎖存值 (例如強制EIW32為鎖存值0)。動態時鐘反饋鎖存電路包含一第一電晶體(例如電晶體 Pl)，當時鐘輸入為低電平時，提供一充電路徑於一電壓源(例如VDD)及一節點(例如節點 XEN 128)之間，用以將節點預充電至一高邏輯值；當時鐘輸出為高電平時，則不提供充電 路徑。動態時鐘反饋鎖存電路還包含一第二電晶體(例如電晶體m)，當時鐘輸入為高電平 時，提供一放電路徑，用以選擇性地將該節點由預充電的高邏輯值放電至一低邏輯值；當時 鍾輸入為低電平時，則不提供放電路徑。動態時鐘反饋鎖存電路還包含一第三電晶體(例 如電晶體N2)，耦接於該節點和該第二電晶體之間，並受控於該反饋路徑的輸出，在該延遲 期間，當該數據值為高電平時，則經由該第二電晶體的放電路徑將該節點放電至一低邏輯 值；當該數據值為低電平時，則通過該第三電晶體使得該節點保持在預充電的高邏輯值。當 該時鐘輸出上升至高電平並經過該延遲期間後，該反饋路徑產生該預設鎖存值，其使得該 數據值的反相值被鎖存於該節點。在一實施例中，反饋路徑包含一組合邏輯電路，用以輸出產生一數據值(例如EIN 132上的值)，其為多個數據輸入(例如E0134、E1136、SHIFT122)及一時鐘輸入(例如 PHl 124)的函數。當時鐘輸入為低電平時，組合邏輯電路產生該數據值，其為這些數據輸入 的函數；當時鐘輸入為高電平時，無論這些數據輸入為何，組合邏輯電路均產生該預設鎖存值。相反地，圖2的實施例使用電晶體P3，當EIN 132為邏輯1時，電晶體P3被關閉， 因而得以預防電晶體P2對XEN 128繼續充電(如圖1所示的情形)。因此，圖2實施例的 電晶體m與N2尺寸可小於圖ι實施例的電晶體m與N2尺寸。由於電路200於電晶體m 與N2上所節省的尺寸遠超過電晶體P3所增加的額外尺寸，因此圖2實施例的電路200整 體尺寸可小於電路100。圖3顯示本發明第三實施例的動態時鐘反饋鎖存電路300。電路300類似於圖2 的電路200，不同之處說明如下。在電路300，電晶體P2與P3為水平式並排(horizontally juxtaposed)；更確切地說，電晶體P3的源極耦接至電壓源VDD，電晶體P3的漏極耦接至晶 體管P2的源極；且電晶體P2的漏極耦接至節點XEN 128。此外，電路300的反饋路徑與前 述電路100與200是有差異性的。電路300的反饋路徑並不包含與非門112B、反相器102、 103或多工器116。反相器101的輸出端僅耦接至與非門112的一輸入端，而與非門112的 另一輸入端接收反相器306的輸出信號。反相器306的輸入端接收EO 134。或非門302之 一輸入端接收與非門112的輸出信號，而其另一輸入端接收SHIFT 122。或非門302的輸出 端耦接至節點EIN 132。在一實施例中，提供一動態時鐘反饋鎖存方法。該方法包含以下步驟。當一時鐘
8輸入為低電平時，將一節點預充電至一高邏輯值。當時鐘輸入下降至低電平時，輸出產生一 數據值，其為多個數據輸入的函數。在時鐘輸入為高電平之前段期間，當該數據值為高電平 時，則將該節點放電至一低邏輯值；當該數據值為低電平時，則讓該節點保持在預充電的高 邏輯值。在時鐘輸入為高電平之後段期間，輸出產生一預設值，以隔離該節點，用以鎖存該 節點於前段期間因放電所產生的低邏輯值或者所保持的高邏輯值。在一實施例中，該方法還包含以下步驟。在時鐘輸入為高電平之後段期間，輸出產 生該預設值以隔離該節點，用以鎖存該節點的低邏輯值或高邏輯值之後，還鎖存及輸出該 節點的一反相值。雖然時鐘反饋路徑已詳細描述於圖1與圖2(例如反相器101、與非門112A與 112B、反相器102、反相器103與多工器116)及圖3(例如反相器101、與非門112、或非門 302)，然而其他實施例只要符合下列二條件也可實現本發明(1)當PH1124的信號升至高 電平，反饋路徑將強制輸出一邏輯值(例如強制EIN 132為邏輯0)，其關閉接收該邏輯值 的電晶體(例如電晶體N2)，使得PH1124為低電平時所產生的輸出邏輯值被鎖存住；以及 (2)當PH1124為低電平時，將不改變主要邏輯錐，亦即，不改變動態時鐘反饋鎖存電路的輸 入值(例如E0134與El 136)。對於上述公開的各種實施例，本領域技術人員應可知悉該實施例是作為例示而非 限制。本領域技術人員應可明了在不脫離本發明的精神下，可作形式與細節的變化。例如， 可使用軟體以實施所公開裝置及方法的功能、製造、建模、仿真、描述和/或測試。可使用一 般的程序語言(如C、C++語言)、硬體描述語言(HDL，其包含Verilog HDL、VHDL等)或其 他適當的程序語言。該軟體可置於任何已知的計算機可存儲介質，例如半導體、磁帶或光碟 (例如⑶-ROM、DVD-ROM等)。所公開的裝置與方法可為半導體智慧財產權內核(IP core)， 例如微處理器內核(例如以HDL描述)，並於製造集成電路時將其轉換為硬體。此外，所公 開的裝置與方法也可以硬體、軟體組合方式來實施。因此，本發明並不受限於本說明書內的 任何例示性實施例，而應僅由所附權利要求書來界定。更明確地說，本發明可由微處理裝置 來實施，其可用於一般計算機中。本領域技術人員以所公開概念及實施例作為基礎所作的 修改仍應屬於權利要求書所界定的範圍。
權利要求
一種動態時鐘反饋鎖存電路，包含一反饋路徑，用以接收一時鐘輸入及多個數據輸入；當該時鐘輸入下降至低電平時，該反饋路徑輸出產生一數據值，其為這些數據輸入的函數；當該時鐘輸入上升至高電平並經一延遲期間後，該反饋路徑輸出產生一預設鎖存值；一第一電晶體，當該時鐘輸入為低電平時，提供一充電路徑於一電壓源及一節點之間，用以將該節點預充電至一高邏輯值；當該時鐘輸出為高電平時，則不提供該充電路徑；一第二電晶體，當該時鐘輸入為高電平時，提供一放電路徑，用以選擇性地將該節點由該預充電的高邏輯值放電至一低邏輯值；當該時鐘輸入為低電平時，則不提供該放電路徑；及一第三電晶體，耦接於該節點和該第二電晶體之間，並受控於該反饋路徑的輸出，在該延遲期間，當該數據值為高電平時，則經由該第二電晶體的放電路徑將該節點放電至一低邏輯值；當該數據值為低電平時，則通過該第三電晶體使得該節點保持在預充電的高邏輯值；其中，當該時鐘輸出上升至高電平並經過該延遲期間後，該反饋路徑產生該預設鎖存值，其使得該數據值的反相值被鎖存於該節點。
2.如權利要求1所述的動態時鐘反饋鎖存電路，其中該第一電晶體包含一P型溝道裝 置，其具有一源極耦接至該電壓源，一漏極耦接至該節點，一柵極耦接至該時鐘輸入，該第 二電晶體包含一 N型溝道裝置，其具有一源極接地，一漏極耦接至該第三電晶體，一柵極耦 接至該時鐘輸入，該第三電晶體包含一 N型溝道裝置，其具有一源極耦接至該第二電晶體， 一漏極耦接至該節點，一柵極耦接至該反饋路徑輸出。
3.如權利要求1所述的動態時鐘反饋鎖存電路，還包含一輸出鎖存，其輸入耦接至該節點，用以鎖存並輸出該節點的一反相值，其中該輸出鎖 存包含一反相器，其輸入耦接至該節點；一 P型溝道裝置，其柵極耦接至該反相器的輸出，其源極耦接至該電壓源，其漏極耦接 至該節點；及一 N型溝道裝置，其柵極耦接至該反相器的輸出，其源極接地，其漏極耦接至該節點。
4.如權利要求3所述的動態時鐘反饋鎖存電路，其中該輸出鎖存還包含一第二 P型溝道裝置，耦接於該節點與該第一 P型溝道裝置之間，且該第二 P型溝道裝 置具有一柵極，耦接至該反饋路徑的輸出。
5.如權利要求2所述的動態時鐘反饋鎖存電路，其中該輸出鎖存還包含一第二 P型溝道裝置，耦接於該第一 P型溝道裝置與該電壓源之間，且該第二 P型溝道 裝置具有一柵極，耦接至該反饋路徑的輸出。
6.如權利要求1所述的動態時鐘反饋鎖存電路，其中該反饋路徑包含一組合邏輯電路 用以輸出產生該數據值，其為這些數據輸入及該時鐘輸入的函數，其中當該時鐘輸入為低 電平時，該組合邏輯電路產生該數據值，其為這些數據輸入的函數；當該時鐘輸入為高電平 時，無論這些數據輸入為何，該組合邏輯電路均產生該預設鎖存值。
7.如權利要求6所述的動態時鐘反饋鎖存電路，其中該反饋路徑包含一反相器，其輸入耦接以接收該時鐘輸入；一與非門，其第一輸入耦接以接收該反相器的輸出，其第二輸入耦接以接收一第一數 據輸入；及一或非門，其第一輸入耦接以接收該與非門的輸出，其第二輸入耦接以接收一第二數 據輸入。
8.如權利要求6所述的動態時鐘反饋鎖存電路，其中該反饋路徑包含一反相器，其輸入耦接以接收該時鐘輸入；一第一與非門，其第一輸入耦接以接收該反相器的輸出，其第二輸入耦接以接收一第 一數據輸入；一第二與非門，其第一輸入耦接以接收該反相器的輸出，其第二輸入耦接以接收一第 二數據輸入；及一多工器，其第一輸入及第二輸入分別耦接以接收該第一與非門及該第二與非門的反 相輸出，其選擇控制輸入耦接以接收一第三數據輸入。
9.如權利要求8所述的動態時鐘反饋鎖存電路，其中該第一數據輸入包含一組合邏輯 電路，其所產生的輸出系假設該一第三數據輸入為高電平；其中該一第二數據輸入包含一 組合邏輯電路，其所產生的輸出系假設該一第三數據輸入為低電平。
10.一種以動態時鐘反饋方式的數據值鎖存方法，包含當一時鐘輸入為低電平時，將一節點預充電至一高邏輯值；當該時鐘輸入下降至低電平時，輸出產生一數據值，其為多個數據輸入的函數；在該時鐘輸入為高電平之前段期間，當該數據值為高電平時，則將該節點放電至一低 邏輯值；當該數據值為低電平時，則讓該節點保持在預充電的高邏輯值；及在該時鐘輸入為高電平之後段期間，輸出產生一預設值，以隔離該節點，用以鎖存該節 點於前段期間因放電所產生的低邏輯值或者所保持的高邏輯值。
11.如權利要求10所述以動態時鐘反饋方式的數據值鎖存方法，其中該預充電的執行 通過一 P型溝道裝置，其耦接於一電壓源及該節點之間，並受控於該時鐘輸入，其中該節點 的放電包含通過一 N型溝道裝置以提供一放電路徑至接地，其中該N型溝道裝置耦接於接 地與該節點之間，並受控於該時鐘輸入，其中該節點的放電及保持的執行通過一 N型溝道 裝置，其耦接至該節點，並受控於該輸出數據值。
12.如權利要求10所述以動態時鐘反饋方式的數據值鎖存方法，還包含於該時鐘輸入為高電平之後段期間，輸出產生該預設值以隔離該節點，用以鎖存該節 點的低邏輯值或高邏輯值之後，還鎖存及輸出該節點的一反相值。
全文摘要
動態時鐘反饋鎖存電路以及其鎖存方法。該動態時鐘反饋鎖存電路，其包含一反饋路徑，當時鐘輸入下降至低電平時，則輸出產生一數據值，其為數據輸入的函數；當時鐘輸入上升至高電平並經一延遲期間後，則輸出產生一預設鎖存值。當時鐘輸入為低電平時，第一電晶體將一節點預充電至高邏輯值。當時鐘輸入為高電平時，第二電晶體提供一放電路徑，用以將節點由預充電的高邏輯值放電至低邏輯值。在延遲期間，反饋路徑的輸出控制第三電晶體，當數據值為高電平時，則將節點放電至一低邏輯值；當數據值為低電平時，使得節點保持在預充電的高邏輯值。當時鐘輸出上升至高電平並經過延遲期間後，反饋路徑產生預定鎖存值，其使得數據值的反相值被鎖存於節點。
文檔編號H03K3/012GK101895275SQ20101023210
公開日2010年11月24日 申請日期2010年7月16日 優先權日2009年9月1日
發明者約翰·L·唐肯 申請人:威盛電子股份有限公司