絕緣柵半導體裝置結構的製作方法

2023-05-08 17:38:01 2

絕緣柵半導體裝置結構的製作方法
【專利摘要】本實用新型涉及絕緣柵半導體裝置結構。針對現有技術的問題，在一個實施例中，一種半導體裝置包括絕緣槽電極結構。所述半導體裝置使用修改的光刻工序以產生將所述槽電極與所述半導體裝置的區域隔開的厚介電層和薄介電層的交替區域來形成。所述薄介電層可被配置來控制溝道區域的形成，以及所述厚介電層可被配置來降低開關損耗。本實用新型至少解決了一個所提出的技術問題並取得相應的技術效果。
【專利說明】絕緣柵半導體裝置結構
【技術領域】
[0001]本實用新型一般涉及半導體裝置，且更確切地來說，涉及形成絕緣柵裝置和結構的方法。
【背景技術】
[0002]絕緣柵場效應半導體電晶體(IGFET)裝置已被用於許多功率轉換和開關應用中，如dc-dc轉換器(直流-直流轉換器)、電動車輛、可變速冰箱、空調和其它白電產品。IGFET裝置包括金屬氧化物FET (MOSFET)、絕緣柵雙極電晶體(IGBT)和MOS柵控晶閘管。在典型IGFET中，柵電極通過施加適合的柵電壓來提供開通和斷開控制。
[0003]存在一類IGFET裝置，其中在槽中形成柵電極，這些槽從半導體材料(如矽)的主表面向遠處延伸。此類槽柵控制的裝置中的電流主要在垂直方向上通過裝置，並且由此，可更密集地封裝裝置單元。所有其它條件相同的情況下，更密集封裝的裝置單元可提高載流能力並降低裝置的導通電阻。
[0004]槽柵控制的IGFET裝置的一個缺點是，與柵電極關聯的電容已導致開關損耗，這是製造商努力降低的。此類努力已包括柵電極鄰接處(例如，漂移區域)使用加厚的介電結構的結構。然而，此類努力使用隔牆(spacer)工序和每個步驟多個槽蝕刻以形成較厚的介電結構，這樣增加了製造成本。此類努力也不靈活且不支持單個裝置內的多個表面形貌(topography)或介電配置。
實用新型內容
[0005]相應地，期望具有一種降低槽柵控制的半導體裝置中的柵電容的方法和結構。還期望該方法和結構容易地集成到現有工序流程並支持單個裝置內的多個柵結構配置。
[0006]本實用新型提供一種絕緣柵半導體裝置結構，其包括:具有主表面的半導體材料區域；從所述主表面延伸的第一槽；從所述主表面延伸且與所述第一槽隔開的第二槽?』沿著所述第一和第二槽的下表面以及所述第一和第二槽的第一上表面的至少一部分形成的第一介電層；沿著所述第一和第二槽的第二上表面的至少一部分形成的第二介電層，其中所述第二介電層比所述第一介電層薄；在所述第一槽內沿著所述第一和第二介電層形成的第一導電電極；以及在所 述第二槽內沿著所述第一和第二介電層形成的第二導電電極，其中所述第一和第二導電電極以及所述第二介電層被配置來控制所述半導體材料區域內的溝道區域。
[0007]根據本實用新型上述結構的一個實施例，其中所述第二上表面與所述第一上表面相反，且其中所述第一上表面具有包括所述第一介電層和所述第二介電層的交替部分，且其中所述裝置還包括:與所述第一槽相鄰形成且被配置來形成溝道的第一摻雜區域。
[0008]根據本實用新型上述結構的一個實施例，其還包括:在所述第一和第二槽之間從所述主表面延伸的第三槽；所述第一介電層沿著所述第三槽的表面形成；以及在所述第三槽內形成的第三電極。[0009]根據本實用新型上述結構的一個實施例，其中所述第三槽在缺少所述第二介電層的狀態下形成，且其中所述第三電極被配置為保護電極。
[0010]本實用新型至少解決了一個所提出的技術問題並取得相應的技術效果。
【專利附圖】

【附圖說明】
[0011]圖1-9圖示根據本實用新型的第一實施例的各個製造階段中半導體裝置的局部首丨J視圖;
[0012]圖10-14圖示根據本實用新型的第二實施例的各個製造階段中半導體的局部剖視圖；
[0013]圖15圖示包括圖10的裝置的半導體裝置的一部分的局部頂視圖；
[0014]圖16圖示圖12所示的半導體裝置的一部分的平面圖；
[0015]圖17圖示根據本實用新型的附加實施例的半導體裝置的一部分的局部剖視圖；
[0016]圖18圖示根據本實用新型的另一個實施例的半導體裝置的一部分的局部剖視圖；
[0017]圖19圖示根據本實用新型的再一個實施例的半導體裝置的一部分的局部剖視圖；
[0018]圖20圖示根據本實用新型的另一個實施例的半導體裝置的一部分的局部剖視圖；
[0019]圖21圖示根據本實用新型的再一個實施例的半導體裝置的一部分的局部剖視圖；
[0020]圖22圖示根據本實用新型的另一個實施例的半導體裝置的一部分的局部剖視圖；
[0021]圖23圖示根據本實用新型的再一個實施例的半導體裝置的一部分的局部剖視圖；以及
[0022]圖24-27圖示根據本實用新型的另一個實施例的各個製造階段中半導體的一部分的局部剖視圖。
【具體實施方式】
[0023]為了圖示的簡潔和清楚起見，附圖中的元件不一定按比例繪製，並且不同附圖中的相同引用號一般表示相同的元件。此外，為了描述的簡潔起見，可能省略公知步驟和元件的描述和細節。正如本文使用的，載流電極表示載送電流通過裝置的裝置元件，如MOS電晶體的源極或漏極，IGBT或雙極電晶體的發射極或集電極或二極體的陰極或陽極。再者，控制電極表示控制通過裝置的電流的裝置元件，如MOS電晶體或IGBT的柵極或雙極電晶體的基極。雖然這些裝置在本文中作為某些N型溝道裝置來描述，但是本領域技術人員理解，根據本文描述，P型溝道裝置和互補裝置也是可能的。為了附圖的清楚起見，裝置結構內的區域(例如，摻雜區域)可能圖示為具有大致直線邊緣和角度精確的角部；然而，本領域技術人員理解，由於處理效果的原因，區域邊緣一般不是直線，以及角部不是精確的角度。
[0024]再者，術語「主表面」在與半導體區域或基材結合使用時表示半導體區域或基材中形成與另一種材料(如介電、絕緣體、導體或多晶半導體)的介面的表面。主表面可以具有在X、y和z方向上變化的表面形貌。
[0025]此外，本文描述的結構可包含蜂窩基體(cellular-base)設計(其中本體區域為多個不同且單獨的蜂窩或條狀區域)或單個基體(single-base)設計(其中本體區域是以細長模式形成的單個區域，通常為蛇形模式或具有連接的附屬體的中央部分)。然而，為了易於理解，本文通篇描述，將本文的一個實施例描述為單個基體設計。應該理解，本公開包含蜂窩基體設計和單個基體設計。
[0026]圖1圖示根據第一實施例的早期製造階段中半導體裝置10或單元10的局部剖視圖。在第一實施例中，裝置10是在IGBT實施例中描述的，但是要理解，本文描述也可應用於其它IGFET裝置。裝置10包括半導體材料區域、半導體基材或半導體區域11，例如其可以是具有約10歐姆-釐米至約200歐姆-釐米的電阻率的n型矽基材。舉例而言，基材11可以與磷、砷或銻摻雜。在一個實施例中，基材11可以使用區熔(FZ)技術來形成。在另一個實施例中，基材11可以使用Czochralsky(CZ)技術或外延生長技術來形成。
[0027]在一個實施例中，裝置10還可以包括在基材11的部分中形成的n型摻雜區域或JFET區14。在一個實施例中，JFET區域14可以使用離子注入來形成。舉例而言，可以使用磷離子注入，採用從約1.0X IO12個原子/ cm2至約3.0X IO13個原子/ cm2的離子注入劑量以及約IOOkeV的離子注入能量。在一個實施例中，可以使用注入屏蔽氧化層。在一個實施例中，可以將裝置10加熱以重新分布或激活注入的摻雜物。在一個實施例中，JFET區域14可以具有約4微米至約8微米的深度。
[0028]裝置10還可以包括與主表面18相鄰形成的p型摻雜區域、p型基極區域或P型阱區31。在本實施例中，區域31位於JFET區域14與主表面18之間。區域31可以使用離子注入來形成。舉例而言，可以使用硼離子注入，採用從約2X IO13個原子/ cm2至約4X IO14個原子/ cm2的離子注入劑量以及約IOOkeV的離子注入能量。在一個實施例中，可以將裝置10加熱以重新分布或激活注入的摻雜物。在一個實施例中，區域31可以具有約2微米至約6微米的深度。
[0029]在一個實施例中，可以形成掩模層47覆蓋主表面18。在一個實施例中，掩模層47可以是一個或多個介電層。在一個實施例中，可以使用熱氧化工序氧化形成掩模層47，並且掩模層47可以具有約0.2微米至約0.5微米的厚度。接下來，可以在掩模層47中形成開口 58，開口 58可以部分地延伸到掩模層47中或全程地透過以曝光主表面18的分段。在一個實施例中，可以使用光刻和蝕刻技術來形成開口 58。
[0030]圖2圖示附加處理之後裝置10的局部剖視圖。在一個實施例中，可以移除基材11的分段以形成從主表面18延伸的槽22。舉例而言，可以使用等離子蝕刻技術以溴化氫化學過程(例如，HBr / HeO2 / NF3)、氟碳化合物化學過程或氟化化學過程(例如，SF6 / O2)來蝕刻槽22。在一個實施例中，槽22可以具有約4微米至約9微米的深度。在可選步驟中，可以鄰接槽22的表面形成犧牲層(未示出)。舉例而言，可以形成熱氧化矽層。接下來，可以使用例如蝕刻工序移除犧牲層和介電層47。可以重複上述工序。然後沿著槽22的表面以及沿著主表面18形成材料的層261，如圖3所示。在一個實施例中，層261可以是沉積的或生長的介電或絕緣材料。舉例而言，層261可以是約0.3微米熱氧化層。在層261的形成期間可以消耗基材11的部分。
[0031]圖4圖示在進一步處理之後的裝置10的局部剖視圖。在一個實施例中，沿著槽22內的層261的表面形成層63。在一個實施例中，層63可以沿著層261的表面延伸覆蓋主表面18,如圖4所不。在一個實施例中，層63可以是光敏層或材料。在一個實施例中，層63可以是光刻膠材料，如正性光刻劑。在一個實施例中，層63可以是Shipley品牌的光刻劑，如1813正性光刻劑。在一個實施例中，可以在HMDS環境中預焙基材11，然後將層63塗覆到基材11上以提高層63的粘著力。在適於填充槽22的一個實施例中，可以按約5000rpm至約5500rpm的旋塗機轉速沉積層63的第一部分，並且可以按約450rpm至約600rpm的旋塗機轉速沉積層63的第二部分,此後將轉速提高到約2500rpm至約3000rpm以便進一步散布光刻膠層。然後在塗覆步驟之後可以烤硬層63。
[0032]在一個實施例中，然後可以將層63曝光於能量源，如光子或電子能量源，這能夠改變層63的化學和/或物理特性，以使它變得可在例如顯影液中溶解。在一個實施例中，可以將層63曝光於紫外線(UV)光源，一般如圖4中箭頭67所示。根據本實施例，可以將層63曝光於UV光源(i線)，劑量從約100毫焦/ cm2 (mj / cm2)至約IOOOmJ / cm2或曝光時間從約100毫秒至約2000毫秒。此外，根據本實施例，以更大劑量或以更低劑量而更長時間期間將層63曝光到槽22內的更大深度。舉例而言，當曝光能量約200mJ / cm2時，將層63曝光成槽22具有約1.5微米的寬度時為從主表面18起約2.9微米的深度(一般圖示為深度68)。當曝光能量為約300mJ / cm2時，深度68為約3.7微米。當曝光能量為約400mJ / cm2時，深度68為約4.4微米。
[0033]在曝光層63之後,可以移除層63的已曝光部分,如圖5所不,這樣層63的部分或未曝光部分631沿著槽22的下表面留存。在一個實施例中，可以使用顯影液，如氫氧化四甲基銨(TMAH)顯影劑。根據本實施例，可以調整顯影工序以更好地確保層63的已曝光部分被顯影且從槽22的較深部分中移除。在一個實施例中，可以將顯影劑沉積在基材11上，同時將基材11以約400rpm的轉速旋轉約3秒至約4秒。然後，可以分多個步驟將轉速降低到約30rpm至約15rpm,然後關閉顯影劑。接著可以按約IOrpm至約20rpm的轉速使得顯影劑原地保留在基材11上約25秒至約40秒。然後可以按約20rpm至約400rpm的轉速將基材11曝光於附加的顯影劑約2秒至約5秒。再次可以按約IOrpm至約20rpm的轉速使得顯影劑原地保留在基材11上約20秒至約40秒,然後按介於約150rpm與約IOOOrpm之間的轉速將基材11浸入去離子水中約20秒至約40秒。層63的移除步驟可以保留槽22內層261的上部或部分2610和覆蓋主表面18上通過開口 1379曝光的層261的部分2611以供後續處理。
[0034]圖6圖示在附加處理之後的裝置10的局部剖視圖。可以移除部分2610或在厚度上予以減小。在一個實施例中，可以使用溼式和/或乾式向性蝕刻工序來移除部分2610的至少一部分。在一個實施例中，可以在乾式向性蝕刻步驟之後保留部分2610的約0.02微米或更多。在一個實施例中，然後可以使用乾式/溼式移除工序或溼式移除工序來移除層63的部分631。在一個實施例中，可以使用緩衝氧化物蝕刻(例如，10:1的氫氟酸蝕刻)來剝離和/或清除槽22的已曝光或上側壁部分221。
[0035]圖7圖示在進一步處理之後的裝置10的局部剖視圖。在一個實施例中，可以使用(例如)SC1 / SC2清除工序來清除上側壁部分221和主表面18。可以沿著槽22的已曝光表面以及沿著主表面18形成材料的層26。在一個實施例中，層26可以是生長或沉積的介電或絕緣材料。層26可以是氧化物、氮化物、五氧化二鉭、二氧化鈦、鈦酸鍶鋇、高k介電材料及其組合，或本領域中技術人員公知的其它相關或等效材料。舉例而言，層26可以為約
0.01微米至約0.2微米的熱氧化層。在一個實施例中，可以使用乾式氧化工藝技術來形成層26。根據本實施例，層26比層261薄。
[0036]圖8圖示在進一步處理之後的裝置10的局部剖視圖。可以覆蓋主表面18以及在槽22內沿著層26和261形成一個材料層。在一個實施例中，該材料層可以是晶體半導體材料、導電材料或其組合。在一個實施例中，該材料層可以是摻雜的多晶娃。在一個實施例中，可以將多晶矽與n型摻雜物(如磷或砷)摻雜。隨後，可以使用層26將該材料層平整化作為停止層。在一個實施例中，對於平整化步驟可以使用回蝕刻步驟。在另一個實施例中，對於平整化步驟可以使用化學機械平整化。可以使用平整化步驟在槽22內形成柵電極28，如圖8所示。
[0037]圖9圖示在附加處理之後的裝置10的局部剖視圖。在後續步驟中，可以覆蓋主表面18的多個部分形成掩模層(未示出)。在一個實施例中，可以在區域31內、區域31中或覆蓋區域31形成發射極區域、電導區域或載流區域33。在一個實施例中，區域33可以具有n型導電性，並且可以使用例如磷或砷摻雜源來形成。在一個實施例中，可以使用離子注入摻雜工序以在本體區域31內形成源極區域33。然後可以移除掩模層，並可以對注入的摻雜物退火。
[0038]在一個實施例中，可以在主表面18下方嵌入柵電極28，如圖9所示。在一個實施例中，可以作為嵌入步驟移除約0.15微米至約0.25微米的材料。在一個實施例中，可以覆蓋主表面18形成一個或多個層41。在一個實施例中，層41包括介電層或絕緣層，並且可被配置為層間介電(ILD)結構。在一個實施例中，層41可以是氧化矽，如摻雜或未摻雜的沉積的氧化矽。在一個實施例中，層41可以包括與磷或硼和磷摻雜的沉積的氧化矽的至少一個層和未摻雜的氧化物的至少一個層。在一個實施例中，層41可以具有約0.4微米至約
1.0微米的厚度。在一個實施例中，可以將層41平整化以提供更均勻的表面形貌，這樣提高了可製造性。
[0039]然後，可以覆蓋裝置10形成掩模層(未示出)，並且可以形成開口、過孔或接觸槽422以用於製造至區域33和31的觸點。在一個實施例中，可以移除掩模層，並可以使用凹入蝕刻來移除區域33的部分。凹入蝕刻步驟可以將區域33下方的區域31的部分曝光。然後可以在區域31中形成p型本體觸點、增強區域或接觸區域36，其可被配置來將較低接觸電阻提供至區域31。可以使用離子注入(例如，使用硼)和退火技術來形成接觸區域36。
[0040]在一個實施例中，接著導電區域43可以在接觸槽422中形成，並且被配置來提供通過接觸區域36至區域33和區域31的電接觸。在一個實施例中，導電區域43可以是導電插頭或插頭結構。在一個實施例中，導電區域43可以包括導電阻擋結構或襯裡或導電填充材料。在一個實施例中，阻擋結構可以包括金屬/金屬氮化物配置，如鈦/氮化鈦或本領域技術人員公知的其它相關或等效材料。在另一個實施例中，該阻擋結構還可以包括金屬娃化物結構。在一個實施例中，導電填充材料包括鶴。在一個實施例中，可以將導電區域43平整化以提供更均勻的表面形貌。
[0041]可以覆蓋主表面18形成導電層44。導電層44可以被配置來在裝置10的個體裝置組件與組裝件的下一個級別之間提供電連接。在一個實施例中，導電層44可以是鈦/氮化鈦/鋁-銅或或本領域技術人員公知的其它相關或等效材料，並且在本實施例中，被配置為發射電極或端子。在另一個實施例中，不使用導電區域43，並且可以使用導電層44來接觸區域31、33和36。
[0042]在一個實施例中，可以使用例如，背向研磨(backgrind)工序移除與主表面18相反的基材11的主表面19的部分。可以在基材11中從主表面19延伸地形成可選的n型摻雜區域或緩衝層191，以及可以鄰接主表面19形成p型摻雜區域或注入層192。在一個實施例中，摻雜區域191採用高能量離子注入來形成，注入層192可以採用低能量離子注入來形成。接下來，可以覆蓋主表面19形成導電層46，如圖9所示。導電層46可以是可焊接金屬結構，如鋁鈦鎳銀或本領域技術人員公知的其它相關或等效材料，並且在本實施例中，被配置為集電極電極或端子。在一個實施例中，可以覆蓋導電層44形成又一個鈍化層(未示出)。
[0043]在一個實施例中，裝置10的操作可以按如下進行。出於本文描述的目的，將發射極區域33與基極區域31之間的接合點指定為Jl ;將基極區域31與JFET區域14之間的接合點指定為J2 ;以及將注入層192與層191 /基材(漂移區域)11之間的接合點指定為J3。假定在發射極電極44和集電極電極46之間施加正電壓，同時將柵電極28短接到發射極電極44。在這些偏壓條件下，裝置10進入正向阻斷狀態，其中接合點Jl和J3正向偏壓，以及接合點J2反向偏壓。耗盡層可以在接合點J2的兩側部分地延伸到基極區域31和JFET區域14。可以通過移除柵極與發射極電極之間的短接並施加電平足夠將基極區域31與層26和柵電極28相鄰的部分反相的正柵極電壓，以將裝置10從正向阻斷狀態切換到正嚮導通狀態，以便形成導電溝道。在正嚮導通狀態中，該溝道將發射極區域33連接到JFET區域14 /基材11，並且可以將多數載流子電子從發射極區域33傳送到基材11。電子傳送到基材11中降低了基材11的電勢，從而導致接合點J3變成正向偏壓。在正向偏壓下，接合點J3將少數載流子空穴注入到基材11中，在裝置10處於正嚮導通狀態時，這進一步從發射極區域33吸引電子以增強基材11的導電性。
[0044]若干因素可影響裝置10的開關特徵。這些因素中包括的有柵電極28與JFET區域14 /基材11之間的電容。根據本實施例，層261被配置來具有大於層26的厚度，這樣降低此電容，從而改善裝置10的開關特徵。在一個實施例中，已發現裝置10與具有均勻且薄的介電層襯墊槽的所有表面的相關槽柵裝置相比將柵電容降低20%以上。所描述的柵電極和介電配置的一個好處在於，可以在如混合集成電路模塊的應用中使用較小的柵極驅動器裝置。這樣允許更小的封裝和成本的降低。此外，已發現根據本實施例的方法與相關的槽柵裝置相比改善了裝置10的柵極氧化層完整性(GOI)，這進一步增強裝置10的可靠性，尤其是在需要更魯棒性裝置的應用中，如汽車、醫療或軍事應用。
[0045]圖10圖示根據另一個實施例的裝置20的局部剖視圖。可以採用與結合裝置10在圖1-4中描述和圖示的相似的方式製備裝置20，除了在本實施例中，可以覆蓋層63來形成掩模層137。在一個實施例中，可以將掩模層137形成圖案以包括開口 138，開口 138在一個實施例中被配置來允許UV光的一部分(由箭頭67表示)以較之裝置10減小的量對層63曝光。在一個實施例中，可以根據結合圖4描述的條件對層63曝光。然後，可以使用例如顯影工序(如結合圖5描述的工序)移除層63的已曝光部分，以提供圖11所示的結構。如圖所示，在裝置20中，層261僅使一個側部分2610在槽22內曝光。在一個實施例中，通過開口 1380曝光層261在槽22內的部分2610和層261沿著主表面18的部分2611。[0046]在一個實施例中，可以使用溼式和/或乾式向性蝕刻工序來移除部分2610的至少一部分。在一個實施例中，可以在乾式向性蝕刻步驟之後保留部分2610的約0.02微米或更多。在一個實施例中，然後可以使用乾式/溼式移除工序或溼式移除工序來移除層63的剩餘部分。在一個實施例中，可以使用緩衝氧化物蝕刻(例如，10:1的氫氟酸蝕刻)來剝離和/或清除槽22的已曝光或上側壁部分221或主表面18的一部分。
[0047]在一個實施例中，可以使用例如，SCI / SC2清除工序來清除槽22的上側壁部分221和主表面18的一部分。與裝置10相似，然後可以沿著槽22的以已曝光表面(例如，側壁部分221)以及沿著主表面18 (例如，部分181)形成材料的層26，如圖12所示。在一個實施例中，裝置20具有沿著側壁部分222與側壁221相反留存的的介電層261的一部分。在一個實施例中，層26可以是生長或沉積的電介質或絕緣材料。舉例而言，層26可以是約
0.01微米至約0.2微米的熱氧化層。在一個實施例中，可以使用乾式氧化工藝技術來形成層26。根據本實施例，層26比層261薄。在一個實施例中，裝置20具有覆蓋主表面18不同部分的介電層261與介電層26的由部分181和182表示的交替部分。在後續步驟中，可以根據結合圖8和圖9中的裝置10描述的工序步驟來處理裝置20，以提供圖13和14所示的結構。如圖結合裝置20所示以及根據本實施例，所描述的方法可以靈活地提供多種薄/厚柵極結構或三維柵極介電結構，這是利用相關的隔牆工序技術不可能實現的。
[0048]圖15圖示中間步驟處裝置20的頂視圖。舉例而言，沿著參考線10-10截取圖10中的裝置20的局部剖視圖。如圖所示，掩模層137覆蓋層63，掩模層137沿著主表面18並在槽22內形成。在一個實施例中，掩模層137具有開口 138，其在曝光步驟期間允許光穿過掩模層137以對層63的多個部分曝光。在一個實施例中，掩模層137的這些部分可以是不透明的，如圖15中由表示基材11上的不同特徵的虛線圖示。在一個實施例中，掩模層137的不透明部分表示層63中在曝光步驟期間不曝光的那些部分。在一個實施例中，在本文描述的方法中可以使用掩模層137形成多個開口(例如，開口 1380)，這些開口沿著相鄰槽22 (例如槽2201和2202)的上側壁表面隔開。至少一個開口(例如，開口 1380中的一個)將槽2201的上側壁221、主表面18和槽2202的上側壁表面221的相鄰部分曝光。在一個實施例中，可以採用交錯的配置形成掩模層137，使得槽22的相反和/或相鄰側壁221和222能夠具有薄和後柵極介電層的交替部分。在一個實施例中，一般位於掩模層137的不透明部分下方的裝置20的那些部分在最終裝置中具有較厚的介電層261，以及位於開口 138下方的裝置20的那些部分在最終裝置中具有沿著槽22的上側壁表面221的較薄介電層26。在一個實施例中，可以形成與槽22相鄰的主表面18的部分，這些多個部分具有厚介電層(例如，圖12所示的部分182)和薄介電層(例如，圖12所示的部分181)的交替部分。
[0049]圖16圖示圖11和圖12所示的步驟之間的步驟處裝置20的局部平面圖。確切地來說，在已移除介電層261的部分2610和2611或將其在厚度上減小之後且在形成層26之前，圖示裝置20。如圖16所示，裝置20包括可以對側壁部分221曝光的交替部分，和可以由介電層261覆蓋側壁部分221的其它部分。在一個實施例中，通過開口(例如，開口 1380)在厚度上減小介電層261，同時將介電層261的其它部分保持在沿著與開口相鄰的槽的其它表面的位置上。在一個實施例中，可以在後續處理步驟中，沿著主表面18以及側壁部分221中那些分段形成層26，其中已移除介電層261或將其在厚度上減小。
[0050]圖17圖示製造的較後階段的根據又一個實施例的裝置30的局部剖視圖。裝置30圖示使用本文描述的方法形成的實施例。在一個實施例中，形成裝置30，其具有槽柵結構223，其中在柵電極28的相對側上具有層26 ;具有槽電極結構224，其中僅在柵電極28的一側上具有層26 ;以及具有槽電極結構226，其中沿著柵電極28的所有表面具有層261。在一個實施例中，裝置30被配置為增強型注入IGBT。裝置30可以包括浮動單元部分301，浮動單元部分301形成為沒有觸點43。此配置可在活動單元附近產生增加的空穴濃度，以及隨後在較高電子注入以及較低VCEm中產生增加的空穴濃度，同時保持良好的短路魯棒性。位於浮動單元部分301中心的槽226可減少在關閉期間必須從槽柵結構224之間的區域31(31的浮動部分，即圖19中的311)耗盡的電荷的總量。在替代實施例中，可以用槽柵結構223替代槽柵結構224和槽電極結構226。在另一個替代實施例中，可以將槽電極結構226連接到發射極電極44而非柵電極28，以便減少柵電容。在又一個實施例中，可以從裝置30中省略柵電極結構223，在此情況中，處於導通狀態的電流僅流經沿著槽柵結構224形成的溝道，以便進一步改善短路魯棒性。
[0051]圖18圖示製造的較後階段的根據另一個實施例的裝置40的局部剖視圖。裝置40圖示使用本文描述的方法形成的實施例。在一個實施例中，形成裝置40，其具有槽柵結構223和槽電極結構226。此外，在裝置40中，可以在製造期間在與槽電極結構226相鄰的區域中掩蓋區域33，這樣可改善封閉的魯棒性。
[0052]圖19圖示製造的較後階段的根據又一個實施例的裝置50的局部剖視圖。裝置50圖示使用本文描述的方法形成的實施例。在裝置50中，可以省略槽電極結構226，並且可以形成相鄰單元之間的區域31的部分311，其具有製造期間掩蓋的區域33或導電區域43。在替代實施例中，可以用槽柵結構224替代裝置50中的槽柵結構223。
[0053]圖20圖示製造的較後階段的根據另一個實施例的裝置60的局部剖視圖，其可以包括槽柵結構223和槽電極結構226。裝置60圖示使用本文描述的方法形成的實施例。在一個實施例中，可以將槽電極結構226連接到發射極電極44以形成保護電極配置。在一個實施例中，可以在槽電極結構226的多個部分中形成區域36的一部分，如圖20所示。在另一個實施例中，可以形成槽電極結構226之間的區域31的部分，其具有製造期間掩蓋的區域33或觸點43，並且可以將31的每個其它部分保持浮動，與圖19所示的區域311 —樣)。
[0054]圖21圖示製造的較後階段的根據又一個實施例的裝置70的局部剖視圖，其可以包括槽柵結構223和槽電極結構226。裝置70圖示使用本文描述的方法形成的實施例。在一個實施例中，可以在製造期間將區域33或導電區域43掩蓋，並且可以在槽柵結構223的一側上省略區域33或導電區域43，以及可以將區域31的每個其它部分保持浮動，與圖19所示的區域311 —樣)。在一個實施例中，可以將槽電極結構226連接到發射極電極44以形成保護電極配置。在一個實施例中，可以在槽電極結構226的多個部分中形成區域36的一部分，如圖21所示。
[0055]圖22圖示根據製造的較後階段的另一個實施例的裝置80的局部剖視圖。裝置80圖示使用本文描述的方法形成的實施例。在一個實施例中，形成裝置80，其具有槽柵結構223，正如結合裝置30描述的。根據本實施例，裝置80還具有在槽柵結構223之間形成的槽電極結構229。在本實施例中，可以形成槽電極結構229，其具有沿著導電電極280的所有表面的層261，並進一步連接到發射極電極44，如圖22所示。在一個實施例中，在形成柵電極28時可形成導電電極280。根據本實施例，槽電極結構229可被配置為保護電極或場板結構。根據本實施例，可以使用光掩模步驟來形成槽電極229。
[0056]圖23圖示根據製造的較後階段的另一個實施例的裝置90的局部剖視圖。裝置90圖示使用本文描述的方法形成的實施例。在一個實施例中，可以形成裝置90，其具有槽柵結構223，正如結合裝置30描述的。根據本實施例，裝置90還可以具有在槽柵結構223之間形成的槽電極結構230。在本實施例中，可以形成槽電極結構230，其具有沿著導電電極280的下表面的層261和沿著導電電極280的上表面的層26，可以進一步連接到發射極電極44。在一個實施例中，在形成柵電極28時可以形成導電電極280。根據本實施例,槽電極結構230可被配置為保護電極或場板結構。根據本實施例，可以不採用掩模步驟(即，沒有掩模的曝光)來形成裝置90。
[0057]圖24-27圖示製造的各個階段的根據另一個實施例的裝置99的局部剖視圖。在一個實施例中，裝置99可被配置為具有槽保護電極的IGFET裝置。在一個實施例中，裝置60包括半導體材料區域、半導體基材或半導體區域112，其可以是(例如)具有約0.001歐姆-釐米至約0.005歐姆-釐米的電阻率的n型矽基材111。舉例而言，基材111可以與磷、砷或銻摻雜。在圖示的實施例中，基材111提供裝置60的漏極區域、漏極觸點或第一載流觸點。
[0058]可以在基材111中、基材上111上或覆蓋基材111形成半導體層、漂移區域或擴展的漏極區域114。在一個實施例中，可以使用半導體外延生長技術來形成半導體層114。替代地，可以使用半導體摻雜和擴散技術來形成半導體層114。在適於50伏特裝置的實施例中，半導體層114可以是n型的，含有約1.0X IO16個原子/ cm3至約1.0X IO17個原子/ cm3的摻雜物濃度，並且可具有從約3微米至約5微米的厚度。可以取決於裝置99的期望的額定漏源擊穿電壓(BVdss)來增加或減少半導體層114的摻雜物濃度和厚度。在一個實施例中，半導體層114可以具有分級的摻雜物分布。在一個實施例中，半導體層114可以具有在裝置99的溝道區域的漏極端與半導體層114相遇的附近提供較高摻雜物濃度的區域的摻雜物分布。在一個實施例中，可以採用與結合圖1-8描述的裝置10相似的方式來處理裝置99，除了可以跳過JFET區域14的形成，以及可以在後來的步驟形成區域31，如下文描述且被指定為本體區域310。如圖24所示，裝置99可以包括從主表面18延伸的槽22，並且可以形成具有層261和26，如先前所述。在一個實施例中，可以覆蓋主表面18以及在槽22內沿著層261和26形成一個材料層。在一個實施例中，該材料層可以是晶體半導體材料、導電材料或其組合。在一個實施例中，該材料層可以是摻雜的多晶娃。在一個實施例中，可以將多晶矽與n型摻雜物(如磷或砷)摻雜。在後續步驟中，可以將該材料層平整化以在槽結構22內形成中間結構1021，如圖24所示。在一個實施例中，對於平整化步驟可以使用化學機械拋光技術。當該材料層包括晶體半導體材料時，可以在平整化之前或之後對該材料層熱處理，以便例如激活和/或擴散晶體半導體材料中存在的任何摻雜物材料。
[0059]圖25圖示在附加處理之後的裝置99的局部剖視圖。在一個實施例中，還可以將中間結構1021嵌入槽結構22內以形成保護電極21。作為一個例子，在保護電極21包括晶體半導體材料時，對於凹入步驟可以使用基於氟或氯的化學過程的乾式蝕刻。根據本實施例，可以將保護電極21嵌入槽結構22內層261下方。在可選步驟中，可以沿著層26形成隔牆264以在後續處理期間保護層26。在一個實施例中，隔牆264可以是氮化物材料。在一個實施例中，隔牆264可以具有從約0.015微米至約0.02微米的厚度。[0060]圖26圖示在附加處理之後的裝置99的局部剖視圖。在一個實施例中，可以鄰接保護電極21形成層127。在一個實施例中，層127可以包括介電層或絕緣層，並且被配置為例如多晶娃層間介電層或電極間介電層。在一個實施例中，層127可以包括使用熱氧化技術形成的氧化矽。在一個實施例中，層127可以具有從約0.1微米至約0.3微米的厚度。
[0061]隨後，可以移除隔牆264，並可以覆蓋主表面18及在槽結構22內形成材料層。在一個實施例中，該材料層可以是晶體半導體材料、導電材料或其組合。在一個實施例中，該材料層可以是摻雜的多晶矽。在一個實施例中，可以將多晶矽與n型摻雜物(如磷或砷)摻雜。隨後，可以使用層26將該材料層平整化作為停止層。在一個實施例中，對於平整化步驟可以使用化學機械平整化。可以使用平整化步驟以在槽結構22內形成柵電極28，如圖26所示。在可選步驟中，還可以將柵電極28嵌入在槽22內主表面18下方。
[0062]圖27圖示在後續處理之後的裝置99的局部剖視圖。在一個實施例中，可以鄰接槽結構22從主表面18延伸形成本體、基極或摻雜區域310。本體區域310可以具有與半導體層114的導電性類型相反的導電性類型。在一個實施例中，本體區域310可以具有p型導電性，並且可以使用例如硼摻雜源來形成。本體區域310具有適於形成作為裝置99的導通溝道或溝道區域進行操作的反型層的摻雜物濃度。本體區域310可以從主表面18延伸到例如約0.5微米至約2.0微米的深度。要理解，本體區域310可以在製造的較早階段形成，例如在形成槽22之前形成。本體區域310可以使用摻雜技術(如離子注入和退火技術)來形成。
[0063]在後續步驟中，可以覆蓋主表面18的部分形成掩模層(未示出)。在一個實施例中，源極區域、導電區域或載流區域333可以在本體區域310內、本體區域310中或覆蓋本體區域310形成，並且可以從主表面18延伸到例如約0.1微米至約0.5微米的深度。在一個實施例中，源極區域333可以具有n型導電性，並且可以使用例如磷或砷摻雜源來形成。在一個實施例中，可以使用離子注入摻雜工序以在本體區域310內形成源極區域333。然後可以移除掩模層，並可以對注入的摻雜物退火。在一個實施例中，可以根據結合圖9描述的方法進一步處理裝置99，以獲得如圖27所示的結構。然而，在本實施例中，可以不採用鋁來形成導電層46。
[0064]本領域技術人員可從上述所有內容確定，根據一個實施例，一種形成絕緣柵半導體裝置的方法包括提供具有主表面(例如元件18)的半導體材料區域(例如，元件11、112)的步驟。該方法包括形成從主表面延伸到半導體材料區域中的第一槽(例如，元件22、220U2202)以及形成覆蓋第一槽的表面的第一介電層(例如兀件261)。該方法包括形成覆蓋第一介電層的光敏層(例如，元件63)，其中該光敏層被配置來保護沿著第一槽的下表面的第一介電層的至少一部分。該方法包括從第一槽的至少一個上側壁表面(例如，元件221)移除第一介電層的至少一部分，並移除光敏層。該方法包括沿著至少一個上側壁表面形成第二介電層(例如，元件26)，其中第一和第二介電層具有不同的厚度。該方法包括沿著第一和第二介電層中的至少一個來形成第一導電電極(例如元件28、280、21)。
[0065]本領域技術人員還將認識到，根據另一個實施例，在上面的段落描述的方法中，形成第一導電電極的步驟可以包括覆蓋第一和第二介電層的表面形成第一導電電極(例如，兀件28、280),且其中第二介電層比第一介電層薄。
[0066]本領域技術人員還將認識到，根據另一個實施例，在同樣上面的段落描述的方法中，形成第一導電電極的步驟可以包括沿著第一介電層的表面形成第一導電電極(例如，元件21)，該方法還包括覆蓋第一導電電極形成第三介電層(例如，元件127)，以及沿著第二介電層的表面形成第二導電電極(例如，元件28)的步驟，其中第二導電電極被配置為柵電極，且其中第一導電電極被配置為保護電極。
[0067]本領域技術人員還將認識到，根據又一個實施例，一種絕緣柵半導體裝置包括具有主表面(例如元件18)的半導體材料區域(例如，元件11、112)。第一槽(例如，元件22、223、224、230、2201、2202)從主表面延伸。第二槽(例如，元件 22、223、224、230、2201、2202)從主表面延伸並與第一槽隔開。沿著第一和第二槽的下表面以及第一和第二槽的第一上表面的至少一部分形成第一介電層(例如，元件261)。沿著第一和第二槽的第二上表面(例如，元件221)的至少一部分形成第二介電層(例如，元件26)，其中第二介電層比第一介電層薄。沿著第一和第二介電層在第一槽內形成第一導電電極(例如，兀件28、280)。沿著第一和第二介電層在第二槽內形成第二導電電極(例如，兀件28、280),其中第一和第二導電電極以及第二介電層被配置來控制半導體材料區域內的溝道區域。
[0068]本領域技術人員還將認識到，根據另一個實施例，在上面的段落描述的結構中，第二上表面與第一上表面相反，且其中第一上表面具有包括第一介電層和第二介電層的交替部分(例如，元件221、222)，且其中該裝置還包括與第一槽相鄰形成的第一摻雜區域(例如，元件31、311)且被配置來形成溝道。
[0069]本領域技術人員還將認識到，根據另一個實施例，在同樣上面的段落描述的結構還可以包括從主表面延伸在第一和第二槽之間的第三槽(例如，元件22、223、224、226、229、230、2201、2202)，其可以包括沿著第三槽的表面形成的第一介電層(例如，元件261)和在第三槽內形成的第三電極(例如，元件28、280)。
[0070]本領域技術人員還將認識到，根據另一個實施例，在上面的段落描述的結構中，第三電極(例如，元件280)可被配置為保護電極。
[0071]本領域技術人員還將認識到，根據又一個實施例，一種用於形成半導體裝置的方法包括提供具有主表面(例如元件18)的半導體材料區域(例如，元件11、112)。該方法包括形成從主表面延伸且隔開的第一和第二槽(例如，元件22、223、224、230、2201、2202)以及在半導體材料區域內形成第一摻雜區域(例如，元件31、311)。該方法包括沿著第一和第二槽的表面和沿著主表面形成第一層(例如，元件261)，以及覆蓋第一層形成光敏層(例如，元件63)。該方法包括在光敏層中形成開口(例如，元件1379、1380)以沿著第一和第二槽的上側壁表面(例如，元件221)的部分和沿著主表面的部分對第一層曝光。該方法包括減小第一層的已曝光部分(例如，元件2610、2611)的厚度，其中沿著第一和第二槽的下表面以及主表面保留第一層的其它部分。該方法包括在減小第一層的厚度的位置處形成第二層(例如，兀件26),其中第二層比第一層薄。該方法包括沿著第一和第二層在第一和第二槽中形成導電電極(例如，元件28、280)。
[0072]本領域技術人員還將認識到，根據又一個實施例，在上面的段落描述的方法中，形成開口的步驟可以包括沿著第一和第二槽的上側壁表面形成隔開的多個開口(例如，元件1380)，且其中至少一個開口將第一槽的上側壁、主表面和第二槽的上側壁表面的鄰接部分曝光。
[0073]本領域技術人員還將認識到，根據另一個實施例，在同樣上面的段落描述的方法中，形成光敏層的步驟可以包括形成正性光刻膠層，且其中形成開口包括通過掩模(例如，元件137)將正性光刻膠層的部分曝光於光源(例如，元件67)以及將已曝光的部分顯影。
[0074]本領域技術人員還將認識到，根據又一個實施例，一種形成絕緣柵半導體裝置的方法包括提供從半導體材料區域(例如，元件11、112)的主表面(例如，元件18)延伸的槽(例如，元件22、223、224、230)。該方法包括沿著槽的表面形成第一介電層(例如，元件261) o該方法包括覆蓋第一介電層提供包括沿著槽的上表面(例如,兀件221)的多個橫向隔開的開口(例如，元件1380)的圖案化層(例如，元件63、137、138、631)。該方法包括通過開口減小第一介電層的厚度，同時保留第一介電層位於鄰接開口沿著槽的其它表面(例如，元件222)的位置中的其它部分。該方法包括沿著槽中將第一介電層在厚度上減小的那些部分(例如，元件221)形成第二介電層(例如，元件26)。該方法包括形成槽內鄰近第一和第二介電層的控制電極(例如，元件28)，其中第二介電層被配置為柵極介電層，以及第一介電層比第二介電層厚。
[0075]鑑於上文，顯然公開了一種創新的方法和結構。包括在這些特徵中有包括厚介電材料和薄介電材料的部分的槽電極結構。可以選擇性地曝光並顯影光刻膠層，可以選擇性地移除隨槽形成的厚介電層的多個部分或將其在厚度上減小，以及可以在移除厚介電層處形成薄介電層。厚介電層被配置來提供具有減小柵電極電容的IGFET裝置以及降低相關的開關損耗。該方法是靈活的，且甚至在單個裝置內提供多個不同的槽電極結構。該方法包括可以使用現有處理設備和材料實現的光刻劑曝光和顯影技術，這樣使得該方法具有成本效率。
[0076]還公開了一種形成絕緣柵半導體裝置的方法，其包括如下步驟:提供具有主表面的半導體材料區域；形成從所述主表面延伸到所述半導體材料區域中的第一槽；覆蓋所述第一槽的表面形成第一介電層；覆蓋所述第一介電層形成光敏層，其中所述光敏層被配置來保護所述第一介電層的沿著所述第一槽的下表面的至少一部分；從所述第一槽的至少一個上側壁表面移除所述第一介電層的至少一部分；移除所述光敏層；沿著所述至少一個上側壁表面形成第二介電層，其中所述第一和第二介電層具有不同的厚度；以及沿著所述第一和第二介電層中的至少一個形成第一導電電極。
[0077]根據本實用新型的上述方法，其中形成第一導電電極包括:覆蓋所述第一和第二介電層的表面形成所述第一導電電極，且其中所述第二介電層比所述第一介電層薄。
[0078]根據本實用新型的上述方法，其中形成所述第一導電電極包括:沿著所述第一介電層的表面形成所述第一導電電極，所述方法還包括如下步驟:覆蓋所述第一導電電極形成第三介電層，以及沿著所述第二介電層的表面形成第二導電電極，其中所述第二導電電極被配置為柵電極，且其中所述第一導電電極被配置為保護電極。
[0079]根據本實用新型的上述方法，其中從所述第一槽的至少一個上側壁表面移除所述第一介電層的至少一部分包括:從第一上側壁表面移除所述第一介電層的一部分，同時沿著所述第一槽與所述第一上側壁相反的第二上側壁表面保留所述第一介電層，且其中形成所述第二介電層包括:沿著所述第一上側壁表面形成所述第二介電層。
[0080]根據本實用新型的上述方法，其中形成所述第一導電電極包括形成柵電極，且其中移除所述第一介電層的至少一部分包括:從所述第一槽的相對側壁表面移除所述第一介電層的若干部分。[0081]根據本實用新型的上述方法，其還包括:形成從所述主表面延伸的第二槽；沿著所述第二槽的表面形成所述第一介電層；以及沿著所述第二槽內的所述第一介電層的表面形成所述光敏層。
[0082]根據本實用新型的上述方法，其中從所述第一槽的至少一個上側壁表面移除所述第一介電層的至少一部分包括:從所述第一槽的至少一個上側壁表面移除所述第一介電層的至少一部分，而不從所述第二槽移除所述第一介電層。
[0083]根據本實用新型的上述方法，其還包括:在所述第二槽內形成第二導電電極；形成鄰接所述第一和第二槽的基極區域；以及形成鄰接所述第一槽但不鄰接所述第二槽的發射極區域。
[0084]根據本實用新型的上述方法，其還包括形成耦接到所述發射極區域和所述第二導電電極的發射極電極。
[0085]根據本實用新型的上述方法，其中移除所述第一介電層的至少一部分包括:從所述第一槽的兩個上側壁表面移除所述第一介電層，且其中形成所述第二介電層包括:沿著所述第一槽的兩個上側壁表面形成所述第二介電層，且其中所述方法還包括:形成鄰接所述第一槽的相反兩側的第一和第二基極區域；在所述第一基極區域中但不在所述第二基極區域中形成發射極區域；以及形成與所述發射極區域和所述第一基極區域接觸但是不接觸所述第二基極區域的導電觸點。
[0086]根據本實用新型的上述方法，其中移除所述第一介電層的至少一部分包括:從所述第一槽的僅一個側壁表面移除所述第一介電層，且其中形成所述第二介電層包括:沿著所述第一槽的所述僅一個側壁表面形成所述第二介電層，且其中所述方法還包括:形成鄰接所述第一槽的相反兩側的第一和第二基極區域；以及在鄰接所述第二介電層的所述第一基極區域中但不在所述第二基極區域中形成發射極區域。
[0087]根據本實用新型的上述方法，其還包括:形成與所述發射極區域和所述第一基極區域接觸但是不接觸所述第二基極區域的導電觸點。
[0088]根據本實用新型的上述方法，其中形成所述第一介電層包括:覆蓋所述主表面形成所述第一介電層，且其中移除所述第一介電層的至少一部分包括:移除覆蓋所述主表面的至少一部分的所述第一介電層的至少一部分。
[0089]還公開了一種用於形成半導體裝置的方法，其包括:提供具有主表面的半導體材料區域；形成從所述主表面延伸且隔開的第一和第二槽；在所述半導體材料區域內形成第一摻雜區域；沿著所述第一和第二槽的表面以及沿著所述主表面形成第一層；覆蓋所述第一層形成光敏層；在所述光敏層中形成開口以沿著所述第一和第二槽的上側壁表面的若干部分和沿著所述主表面的若干部分來暴露所述第一層；減小所述第一層的所暴露的部分的厚度，其中所述第一層的其它部分沿著所述第一和第二槽的下表面以及所述主表面保留；在將所述第一層在厚度上減小的位置處形成第二層，其中所述第二層比所述第一層薄；以及在所述第一和第二槽內沿著所述第一和第二層形成導電電極。
[0090]根據本實用新型的上述方法，其中形成所述開口包括:沿著所述第一和第二槽的上側壁表面形成隔開的多個開口，且其中至少一個開口將所述第一槽的上側壁、所述主表面和所述第二槽的上側壁表面的若干鄰接部分曝光。
[0091]根據本實用新型的上述方法，其中形成所述光敏層包括:形成正性光刻膠層光刻膠層，且其中形成所述開口包括:通過掩模將所述正性光刻膠層的若干部分曝光於光源以及將所曝光的部分顯影，且其中在第一槽中形成所述導電電極包括形成柵電極，且其中在所述第二槽中形成所述導電電極包括形成保護電極。
[0092]還公開了一種用於形成絕緣柵半導體裝置的方法，其包括:形成從半導體材料區域的主表面延伸的槽；沿著所述槽的表面形成第一介電層；覆蓋所述第一介電層提供圖案化層，所述圖案化層包括沿著所述槽的上表面的多個橫向隔開的開口 ；通過所述開口減小所述第一介電層的厚度，同時將所述第一介電層的其它部分保留在沿著相鄰於所述開口的所述槽的其它表面的位置上；沿著所述槽中將所述第一介電層在厚度上減小的那些部分形成第二介電層；形成所述槽內鄰近所述第一和第二介電層的控制電極，其中所述第二介電層被配置為柵極介電層，並且所述第一介電層比所述第二介電層厚。
[0093]雖然本實用新型的主題是結合特定優選實施例和示例性實施例來描述的，但是前文附圖及其描述僅描繪發明主題的典型實施例，並且因此不應視為對其範圍的限制。顯然，許多替換和變化將對本領域技術人員而言是顯而易見的。例如，即使發明主題是針對特定的n型溝道IGBT和MOSFET結構來描述的，但是該方法和結構可直接應用於其它MOS電晶體以及雙極、BiCMOS、金屬半導體FET (MESFET)、HFET、閘管雙向電晶體以及其它電晶體結構。
[0094]正如所附權利要求反映的，發明方面所依據的特徵少於單個前文公開的實施例的所有特徵。因此，下文表述的權利要求由此顯性地併入附圖的詳細描述中，其中每項權利要求作為本實用新型的單獨實施例來支持自己。再者，雖然本文描述的一些實施例包括其它實施例中包括的一些而非其它特徵，但是不同實施例的特徵的組合應在本實用新型的範圍內，並且應形成不同實施例，正如本領域技術人員將理解的。
【權利要求】
1.一種絕緣柵半導體裝置結構，其特徵在於包括: 具有主表面的半導體材料區域； 從所述主表面延伸的第一槽； 從所述主表面延伸且與所述第一槽隔開的第二槽； 沿著所述第一和第二槽的下表面以及所述第一和第二槽的第一上表面的至少一部分形成的第一介電層； 沿著所述第一和第二槽的第二上表面的至少一部分形成的第二介電層，其中所述第二介電層比所述第一介電層薄； 在所述第一槽內沿著所述第一和第二介電層形成的第一導電電極；以及在所述第二槽內沿著所述第一和第二介電層形成的第二導電電極，其中所述第一和第二導電電極以及所述第二介電層被配置來控制所述半導體材料區域內的溝道區域。
2.根據權利要求1所述的結構，其特徵在於，所述第二上表面與所述第一上表面相反，且其中所述第一上表面具有包括所述第一介電層和所述第二介電層的交替部分，且其中所述裝置還包括:與所述第一槽相鄰形成且被配置來形成溝道的第一摻雜區域。
3.根據權利要求1所述的結構，其特徵在於，還包括: 在所述第一和第二槽之間從所述主表面延伸的第三槽； 所述第一介電層沿著所述第三槽的表面形成；以及 在所述第三槽內形成的第三電極。
4.根據權利要求3所述的結構，其特徵在於，所述第三槽在缺少所述第二介電層的狀態下形成，且其中所述第三電極被配置為保護電極。
【文檔編號】H01L29/10GK203466196SQ201320437756
【公開日】2014年3月5日 申請日期:2013年7月23日 優先權日:2012年7月24日
【發明者】M·庫魯西, J·瓦韋羅 申請人:半導體元件工業有限責任公司