適用於以差分輸入電路方式實現硬連線解碼器的技術的製作方法
2023-05-08 15:01:01
專利名稱：適用於以差分輸入電路方式實現硬連線解碼器的技術的製作方法
技術領域：
本發明涉及適用於以差分輸入電路方式實現硬連線解碼器的技術，更具體地涉及利用在可編程集成電路中的可編程邏輯元件的兩個相鄰的行/列中的硬連線解碼器對差分輸入信號進行解碼的技術。
背景技術：
加利福尼亞州聖何塞的奧特拉股份有限公司(Altera Corporation)是一家現場可編程門陣列(FPGA)器件的製造商。StratixI FPGAs和Stratix IIFPGA是Altera生產的兩種高端FPGA器件。Stratix I FPGA和Stratix IIFPGA包含硬連線(硬)串行器—解串行器(serializer-deserializer，SERDES)和硬雙倍速率輸入/輸出(DDIO)塊，其目標是提高系統接口的性能。
與軟SERDES和DDIO塊相比，硬SERDES和硬DDIO塊可提供更好的時滯和規格。術語「軟」指用可編程邏輯電路來構建這些塊。硬DDIO和SERDES塊還具有更大的接收機輸入時滯容限的優點。
為了節省晶片的面積，硬SERDES和硬DDIO塊並沒有增加到Altera的低成本CycloneTMFPGA的結構中。因此，核心可編程邏輯電路和可編程互連線都被用於構建低電壓差分信號傳輸標準(LVDS)所需的軟SERDES塊。
在FPGA上實現軟方案的另一項挑戰涉及獲取所需的最大時鐘頻率。例如，在Cyclone II FPGA中，LVDS接收機的目標定為805Mbps，但片上時鐘網絡的最高頻率只有402.5MHz。實現了一種使用雙倍時鐘方法的軟DDIO塊以克服這個問題。雙倍時鐘方法在時鐘信號的上升沿和下降沿都對數據採樣，可以LVDS數據速率的一半有效地運行。在使用硬SERDES結構的Stratix FPGA中，實現了一種專用的硬LVDS時鐘網絡以獲得最大頻率(可以與LVDS數據率相同的頻率工作)。
Altera的低成本Cyclone FPGA能夠通過實現軟DDIO塊支持高工作頻率LVDS系統接口。然而，由於可編程邏輯元件和可編程互連線所導致的延遲，在Cyclone FPGA中接收機輸入時滯容限很小。小的接收機輸入時滯容限對許多板的設計並不可行。
Cyclone FPGA中的每個IO解碼器僅由三個IO寄存器組成(以一個端為基礎)。這三個IO寄存器是數據輸入寄存器、數據輸出寄存器、以及輸出使能寄存器。在Stratix FPGA中，實現了兩個額外的寄存器以支持IO解碼器中的硬DDIO塊。在Cyclone FPGA中去除這兩個額外的寄存器可節省型片面積。
對於Cyclone FPGA，可編程邏輯元件中的邊緣觸發寄存器被用於構建軟DDIO輸入寄存器。在這種實施例中，來自IO引腳的輸入數據路徑從LVDS輸入緩存器經過可編程互連線傳送至可編程邏輯元件中的邊緣觸發寄存器。從一對差分IO引腳接收信號的可編程互連線和邊緣驅動寄存器都在可編程邏輯元件的相同的行或相同的列中。
鑑於以下原因，經過可編程互連線的路徑會導致更大的採樣窗和減小的接收機輸入時滯容限。因為可編程互連線相對較小，則輸入數據的路徑就更長，。輸入數據路徑越長就會導致傳播延遲越長並增加用於確定採樣窗的建立時間(TSU)。
由於FPGA裝配過程的性質，並非所有的LVDS信道都可以被允許具有匹配的數據路徑。這導致了不匹配的傳播延遲並增寬了採樣窗。
因此，需要提供一種用於實現低成本DDIO方案的技術，該技術減少了傳播延遲、匹配多個信道上的差分信號間的傳播延遲、並對晶片面積的影響最小。
發明內容
本發明提供用於改進可編程邏輯集成電路(如FPGA)上的差分輸入電路的信號時序特性的技術。根據本發明，輸入緩存器接收加在差分輸入引腳上的差分信號。輸入緩存器的輸出信號連接至位於可編程邏輯元件的兩個相鄰的行/列中的兩個硬IO解碼器塊。
每個IO解碼器快都具有接收差分緩存器的輸出信號的數據輸入寄存器。在兩個相鄰IO解碼器塊中的數據輸入寄存器可支持雙倍時鐘技術。本發明的IO解碼器塊具有減小的建立時間、保持時間、以及與軟DDIO塊相關的採樣窗，並對晶片面積的影響最小。
根據下面詳細的說明和附圖，本發明的其它目的、特性和優點將變得容易理解，在附圖中相同的附圖標記在所有圖中代表相同的特性。
圖1示出了根據本發明的實施例的一種現場可編程門陣列(FPGA)中的差分輸入電路。
圖2示出了現有技術的差分輸入電路的時序圖和圖1所示的輸入電路的時序圖。
圖3是一個可使用本發明技術的可編程邏輯器件的簡化方框圖。
圖4是可以實現本發明實施例的電子系統的方框圖。
具體實施例方式
圖1示出了根據本發明的現場可編程門陣列(FPGA)或可編程邏輯器件(PLD)的兩個相鄰行/列的邏輯元件中的輸入/輸出(IO)驅動塊、IO解碼器塊、以及SERDES塊。圖1示出了兩個引腳121和122。引腳121和122可以分別作為單端引腳使用或者一同作為差分引腳使用。單端輸入信號由單端緩存器102從引腳121驅動至觸發器105。單端輸入信號由單端緩存器103從引腳122經過解復用器104驅動至觸發器106。
差分輸入信號可以根據LVDS標準或其它標準加在引腳121和122上。LVDS輸入緩存器101接收加在引腳121和122上的差分輸入信號。輸入緩存器101驅動其輸出信號經過解復用器104至觸發器105和觸發器106。緩存器101的輸出信號是單端的。
解復用器104是FPGA上的硬連線電路。為FPGA上的每組差分輸入引腳增加一個硬連線解復用器將使集成電路的晶片面積的增加最小。
解復用器104的選擇輸入由儲存在存儲器125中的信號控制。存儲器125中的信號確定解復用器104何時將信號從單端緩存器103或從差分緩存器101驅動至觸發器106。存儲器125中的信號還耦合至緩存器101的輸入(例如，作為使能信號)。
圖1示出了兩個相鄰行/列的可編程邏輯元件中的兩個IO解碼器塊。每個IO解碼器塊都包括一個寄存器。行/列0的IO解碼器塊包括觸發器105，而行/列1的IO解碼器塊包括觸發器106。觸發器105和106都硬線連著FPGA的電路。觸發器105和106不是軟電路，因為它們是不可編程的。另外，將IO驅動器塊連接至觸發器105和106的線是硬線連接且不可編程的。這些硬線連接的連接減少了傳播延遲。
本發明的圖1中，雖然IO解碼器塊與可編程邏輯塊/元件的兩個不同的行(或不同的列)相關聯，但觸發器105和106不是可編程邏輯塊/元件的一部分。因此，圖1所示的結構相對於現有技術的結構提供了晶片的節省率，因為用於解碼的寄存器散布在的兩行/列的邏輯元件中。沒有解復用器104，差分緩存器的輸出信號就僅僅驅動至一行/列可編程邏輯元件的寄存器。因此，所有用於解碼的寄存器都在包括引腳121的那行/列，而在包括引腳122的相鄰行/列的寄存器沒有使用。
信號從差分輸入緩存器101發送至兩個不同行/列中的觸發器105/106。IO解碼器塊中的一個接收來自差分輸入緩存器101的偶數位，而第二個IO解碼器塊接收來自差分輸入緩存器101的奇數位。奇數位由觸發器105鎖存，而偶數位由觸發器106鎖存。觸發器105由時鐘信號CLK1的下降沿觸發，而觸發器106由時鐘信號CLK1的上升沿觸發。
IO解碼器塊使用下面將描述的雙倍時鐘技術。在LVDS模式中，差分輸入緩存器101的輸出信號被連續加至觸發器105和106的D輸入端。在CLK1的下降沿，觸發器105將緩存器101的輸出信號傳遞至觸發器107的輸入端。在CLK1的上升沿，觸發器106將緩存器101的輸出信號傳遞至觸發器108的輸入端。以這種方式，IO解碼器塊將偶數位和奇數位彼此分開。
圖1還示出了可編程邏輯元件/塊的兩個相鄰行/列中的串行/解串行器(SERDES)塊。圖1所示的SERDES塊中的寄存器可以軟可編程邏輯元件/塊方式實現。
SERDES塊包括2個由時鐘信號CLK1和負載信號控制的串行移位寄存器。這兩個移位寄存器各自包括7個串行耦合的觸發器。圖1示出了第一個移位寄存器中的觸發器107和第二個移位寄存器中的觸發器108。奇數位被移至包含觸發器107的第一移位計數器，而偶數位被移至包含觸發器108的第二移位計數器。
奇數位從第一串行移位寄存器並行傳送至一組由時鐘信號CLK2控制的並行寄存器110。並行寄存器110並行輸出奇數位DATA[1，3，5，7，9，...]。偶數位從第二串行移位寄存器並行傳送至一組也由時鐘信號CLK2控制的並行寄存器111。並行寄存器111並行輸出偶數位DATA[2，4，6，8，10，...]。
圖2以時序圖方式示出了本發明和現有技術的DDIO塊技術的區別。時序圖201和202都示出了用內部時鐘信號(具有如圖2上方所示的周期)作為時鐘在接收機端的LVDS IO系統的信號延遲。
根據現有技術，生成時序圖201所示信號的系統具有在可編程邏輯元件中用寄存器實現的軟DDIO塊。另一方面，根據圖1所示的實施例，生成時序圖202所示信號的系統具有在兩個IO解碼器模塊中硬線連接的寄存器。
如圖2所示，本發明(時序圖202)圖1所示的接收機輸入時滯容限(RSKM)實質上長於現有技術(時序圖201)的接收機輸入時滯容限(RSKM)。因為在圖1中，IO解碼器塊中的寄存器和耦合至寄存器的互連是硬線連接的，所以建立時間(TSU)、保持時間(THD)、以及採樣窗實際上在本發明的IO塊中更短。
這些改進的時序參數使圖1的IO電路可以更高的頻率支持LVDS輸入信號。本發明還在採樣窗中更少的變化以及在所有的LVDS信道之間的最大時鐘頻率方面提供了改進的控制。
本發明通過在可編程邏輯元件的兩個相鄰行/列中的兩個IO解碼器塊之間實現用於差分IO標準的雙倍時鐘方案節省了晶片面積。並不需要任何其它的寄存器增加到IO解碼器塊中。
圖3是包括本發明的一些方面(如圖1的實施例)的PLD 300例子的簡化局部方框圖。雖然本發明主要在PLD和FPGA的環境下討論，但應當理解的是本發明可以應用於各種可編程邏輯集成電路。PLD 300是一個可實施本發明技術的可編程邏輯集成電路的例子。PLD 300包括一個通過不同長度和速度的列與行的互連的網絡互相連接的兩維陣列的可編程邏輯陣列塊(或LAB)302。LAB 302包括多個(例如，10個)邏輯元件(或LE)。
LE是一種提供高效實現用戶定義的邏輯功能的可編程邏輯塊。PLD具有多個可以被配置以實現各種組合和連續的功能的邏輯元件。邏輯元件可以使用可編程互連結構。可編程互連結構可以編程，使得邏輯元件可以幾乎任何所需的結構來互相連接。
PLD 300還包括分布式存儲器結構，它包括在整個陣列上提供的不定大小的RAM塊。RAM塊包括，例如，512位塊304、4K塊306、以及提供512K位RAM的塊308。這些存儲器塊還可包括移位寄存器和FIFO緩存器。
PLD 300進一步包括能實現例如具有加法或減法特性的乘法器數位訊號處理(DSP)塊310。在本例中，位於器件外圍的I/O元件(IOE)312支持多個單端和差分I/O標準。可以理解的是，本文所描述PLD 300僅為了說明的目的，並且本發明可以用許多不同類型的PLD、FPGA及其類似來實現。
雖然如圖3所示的PLD提供了許多實現系統級方案所需的資源，但本發明還是有益於那些其中PLD是幾個組件之一的系統。圖4顯示了可實現本發明的示例性數字系統400的方框圖。系統400可以是可編程數字計算機系統、數位訊號處理系統、專用數字交換網絡、或其它處理系統。另外，這些系統可以設計為廣泛的應用，如通信系統、汽車系統、控制系統、消費電子、個人計算機、網際網路通信和網絡、以及其它。另外，系統400可以單板、多板或者多個封裝的方式提供。
系統400包括由一個或多個總線互相連接在一起的處理單元402、存儲器單元404和I/O單元406。根據本示例性的實施例，可編程邏輯器件(PLD)408被嵌入在處理單元402中。PLD 408在圖4所示的系統中可以服務於多個不同目的。例如，PLD 408可以是處理單元402的邏輯構建塊，支持處理單元的內部和外部操作。PLD 408被編程以便於在系統操作中實現執行其特定角色所需的邏輯功能。特別是，PLD 408可以通過連接410耦合至存儲器404並通過連接412耦合至I/O單元406。
處理單元402可以直接將數據輸入到適當的系統組件中以便於處理或儲存、執行儲存在存儲器404中的程序或通過I/O單元接收和發送數據、或其它相似功能。處理單元402可以是一個中央處理單元(CPU)、微處理器、浮點協處理器、圖形協處理器、硬體控制器、微控制器、用於控制器所編程的可編程邏輯器件、網絡控制器、及其它類似。另外，在許多實施例中，通常都不需要CPU。
例如，一個或多個PLD 408(代替CPU)可以控制系統的邏輯操作。在一個實施例中，PLD 408可作為重複配置的處理器使用，當需要處理特定計算任務時它可以被重新編程。另外，可編程邏輯器件408本身也可包括嵌入式微處理器。存儲單元404可以是一個隨機讀取存儲器(RAM)、只讀存儲器(ROM)、固定或移動的盤媒體、PC卡閃盤存儲器、磁帶、或任何其它存儲裝置、或任何這些存儲裝置的組合。
雖然本文結合具體的實施例來描述本發明，但各種修改、不同的改變、以及替換也包含在本發明之中。在某些實例中，可以在不背離所提出的本發明範圍的條件下使用本發明的特徵而無需相應使用其它特徵。因此，可以做出許多修改來滿足所揭示的具體的結構或方法，而不背離本發明的基本範圍和精神。本發明並非局限於所公開的具體實施例，而是包括所有落在權利要求書範圍內的所有實施例及等價物。
權利要求
1.一種可編程邏輯集成電路，具有輸入電路，輸入電路包括具有耦合至第一和第二差分輸入引腳的輸入端的差分輸入緩存器；耦合至差分輸入緩存器輸出端的第一硬線連接的解碼器電路，其中第一硬線連接的解碼器電路位於可編程邏輯元件的第一行/列中；位於可編程邏輯元件的第二行/列中的第二硬線連接的解碼器電路；以及具有耦合至差分輸入緩存器的輸出的第一輸入端且具有耦合至第二硬線連接的解碼器電路的輸出端的硬線連接解復用器。
2.如權利要求1的可編程邏輯集成電路，其特徵在於，所述第一硬線連接的解碼器電路具有在時鐘信號的下降沿存儲差分輸入緩存器的輸出信號的第一寄存器，以及在時鐘信號的上升沿存儲差分輸入緩存器的輸出信號的第二寄存器。
3.如權利要求2的可編程邏輯集成電路，其特徵在於，在第一硬線連接解碼器電路和差分輸入緩存器的輸出之間的連接是硬線連接的，且在第二硬線連接解碼器電路和硬線連接的解復用器的輸出之間的連接是硬線連接的。
4.如權利要求3的可編程邏輯集成電路，其特徵在於，輸入電路進一步包括耦合至第一和第二硬線連接的解碼器電路的串行器-解串行器塊，即SERDES塊，SERDES塊用可編程邏輯元件來實現。
5.如權利要求4的可編程邏輯集成電路，其特徵在於，每個SERDES塊都包括串行移位寄存器和一組並行寄存器。
6.如權利要求2的可編程邏輯集成電路，其特徵在於，由差分輸入緩存器生產的偶數位存儲在第一寄存器中，而由差分輸入緩存器生產的奇數位存儲在第二寄存器中。
7.如權利要求1的可編程邏輯集成電路，其特徵在於，輸入電路進一步包括耦合至第一差分輸入引腳和第一硬線連接解碼器電路的第一單端輸入緩存器；以及耦合至第二差分輸入引腳和硬線連接解復用器的第二輸入端的第二單端緩存器。
8.如權利要求7的可編程邏輯集成電路，其特徵在於，硬線連接的解復用器的選擇輸入端被耦合以接收信號，該信號確定硬線連接的解復用器何時從差分輸入緩存器或第二單端輸入緩存器輸出信號，並且其中信號還被耦合至差分輸入緩存器的輸入端。
9.如權利要求1的可編程邏輯集成電路，其特徵在於，差分輸入緩存器構成為可根據低電壓差分信號標準來接收信號。
10.如權利要求1的可編程邏輯集成電路，其特徵在於，可編程邏輯集成電路是系統的一部分，該系統包括處理單元、存儲器單元和輸入/輸出單元。
11.一種用於在可編程邏輯集成電路中對差分輸入信號進行解碼的方法，方法包括在第一和第二差分引腳接收差分輸入信號；在差分輸入緩存器中緩存該差分輸入信號；在位於可編程邏輯元件的第一行/列中的第一硬解碼器塊中存儲差分輸入緩存器的輸出信號；在差分信號傳輸模式中，將差分輸入緩存器的輸出通過硬線連接的解復用器耦合至位於可編程邏輯元件的第二行/列中的第二硬解碼器塊；以及在第二硬解碼器塊中存儲差分輸入緩存器的輸出信號。
12.如權利要求11所述的方法，其特徵在於，在第一硬解碼器塊中存儲差分輸入緩存器的輸出信號包括在時鐘信號的下降沿將輸出信號存儲在第一寄存器中。
13.如權利要求12所述的方法，其特徵在於，在第二硬解碼器塊中存儲差分輸入緩存器的輸出信號包括在時鐘信號的上升沿將輸出信號存儲在第二寄存器中。
14.如權利要求11所述的方法，其特徵在於，第一硬解碼器塊和差分輸入緩存器間的連接以及第二硬解碼器塊和硬線連接的解復用器的輸出端間的連接不是用戶可編程的。
15.如權利要求14所述的方法，進一步包括使用在可編程邏輯元件中實現的SERDES塊將第一和第二硬解碼器塊的輸出信號轉換成並行數據流。
16.如權利要求11所述的方法，進一步包括用第一單端輸入緩存器緩存在第一差分輸入引腳接收的單端信號；以及用第二單端輸入緩存器緩存在第二差分輸入引腳接收的單端信號。
17.如權利要求16所述的方法，進一步包括在第一硬解碼器塊的第一寄存器中存儲第一單端輸入緩存器的輸出信號；以及在第二硬解碼器塊的第二寄存器中存儲第二單端輸入緩存器的輸出信號。
18.如權利要求11所述的方法，其特徵在於，由差分輸入緩存器生成的偶數位存儲在第一寄存器中，而由差分輸入緩存器生產的奇數位存儲在第二寄存器中。
19.一種可編程邏輯集成電路，包括用於接收從外部源加在可編程邏輯集成電路上的差分輸入信號的差分輸入引腳；耦合至差分輸入引腳的差分緩存器；耦合至差分輸入緩存器的硬線連接的解復用器；用於在時鐘信號的下降沿存儲差分輸入緩存器的輸出信號的第一裝置，所述第一裝置位於可編程邏輯元件的第一行/列；以及用於在時鐘信號的上升沿存儲差分輸入緩存器的輸出信號的第二裝置，所述第二裝置耦合至硬線連接的解復用器的輸出端並位於可編程邏輯元件的第二行/列。
20.如權利要求19所述的可編程邏輯集成電路，進一步包括耦合至第一和第二裝置的SERDES塊，SERDES塊在可編程邏輯元件中實現。
21.如權利要求19所述的可編程邏輯集成電路，進一步包括耦合至硬線連接的解復用器的輸入端的第一和第二單端輸入緩存器。
全文摘要
提供了用於改進可編程集成電路上的差分輸入/輸出(IO)電路的信號時序特性的技術。差分緩存器接收加在差分輸入引腳上的差分信號。差分緩存器的輸出信號被傳送至位於可編程邏輯元件的兩個相鄰行/列中的兩個硬IO解碼器塊。每個IO解碼器塊具有接收差分緩存器的輸出信號的數據輸入寄存器。位於兩個相鄰IO解碼器塊中的數據輸入寄存器支持雙倍時鐘技術。本發明的IO解碼器塊具有減小的建立時間、保持時間、以及與軟DDIO塊相關的採樣窗，並對晶片面積的影響最小。
文檔編號H03K19/0175GK1787376SQ200510129408
公開日2006年6月14日 申請日期2005年12月7日 優先權日2004年12月7日
發明者B·Y·奈, B·J·昂 申請人:奧特拉股份有限公司